1、I 成成 績績 評評 定定 表表學生姓名 班級學號 專 業 課程設計題目Y=A+B(C+D)的電路和版圖設計評語組長簽字：成績A+B(C+D)日期 年 月 日II課程設計任務書課程設計任務書學 院信息科學與工程學院專 業 學生姓名 班級學號 課程設計題目 Y=A+B(C+D) 的電路和版圖設計實踐教學要求與任務實踐教學要求與任務: :1、學習和掌握 tanner 軟件的設計流程2、熟悉 Y=A+B(C+D)工作原理，根據電路原理圖，繪制版圖，設計仿真網表文件，利用仿真工具完成電路分析流程。3、完成全部設計內容，撰寫設計報告。工作計劃與進度安排工作計劃與進度安排: :第一周周一：教師布置課設任務

2、，學生收集資料，做方案設計。周二：熟悉軟件操作方法。周三四：畫電路圖周五：電路仿真。第二周周一二：畫版圖。周三：版圖仿真。周四：驗證。周五：寫報告書，驗收。指導教師： 年 月 日專業負責人：年 月 日學院教學副院長：年 月 日III目錄1緒 論.11.1 設計背景.11.2 設計目標.12 Y=A+B（C+D）的電路和版圖設計.32.1 電路原理圖.32.2 Y=A+B(C+D) 的電路仿真觀察波形.42.3 Y=A+B(C+D) 的版圖繪制.52.4 Y=A+B(C+D) 的版圖仿真觀察波形.52.5 LVS 檢查匹配.6總 結.8參考文獻.9附錄一 電路原理圖網表.10附錄二 版圖圖網表.

3、1011 緒 論1.1 設計背景隨著集成電路技術的日益進步，使得計算機輔助設計（CAD）技術已成為電路設計師不可缺少的有力工具1。國內外電子線路 CAD 軟件的相繼推出與版本更新，使 CAD 技術的應用滲透到電子線路與系統設計的各個領域，如芯片版圖的繪制、電路的繪圖、模擬電路仿真、邏輯電路仿真、優化設計、印刷電路板的布線等。CAD 技術的發展使得電子線路設計的速度、質量和精度得以保證2。在眾多的 CAD 工具軟件中，Spice 程序是精度最高、最受歡迎的軟件工具，tanner 是用來 IC 版圖繪制軟件，許多 EDA 系統軟件的電路模擬部分是應用Spice 程序來完成的，而 tanner 軟件

4、是一款學習階段應用的版圖繪制軟件，對于初學者是一個上手快，操作簡單的 EDA 軟件。Tanner 集成電路設計軟件是由 Tanner Research 公司開發的基于 Windows平臺的用于集成電路設計的工具軟件。該軟件功能十分強大，易學易用，包括S-Edit，T-Spice，W-Edit，L-Edit 與 LVS，從電路設計、分析模擬到電路布局一應俱全。其中的 L-Edit 版圖編輯器在國內應用廣泛，具有很高知名度。L-Edit Pro 是 Tanner EDA 軟件公司所出品的一個 IC 設計和驗證的高性能軟件系統模塊，具有高效率，交互式等特點，強大而且完善的功能包括從 IC 設計到輸出

5、，以及最后的加工服務，完全可以媲美百萬美元級的 IC 設計軟件。L-Edit Pro 包含 IC 設計編輯器(Layout Editor)、自動布線系統(Standard Cell Place & Route)、線上設計規則檢查器（DRC） 、組件特性提取器（Device Extractor） 、設計布局與電路 netlist 的比較器(LVS)、CMOS Library、Marco Library，這些模塊組成了一個完整的 IC 設計與驗證解決方案。L-Edit Pro 豐富完善的功能為每個 IC 設計者和生產商提供了快速、易用、精確的設計系統。1.21.2 設計目標設計目標 1.用 tan

6、ner 軟件中的原理圖編輯器 S-Edit 編輯 Y=A+B(C+D)電路原理圖。2 2.用 tanner 軟件中的 W-Edit 對 Y=A+B(C+D)的電路進行仿真，并觀察波形。 3.用 tanner 軟件中的 L-Edit 繪制 Y=A+B(C+D)的版圖，并進行 DRC 驗證。 4.用 W-Edit 對 Y=A+B(C+D)的版圖電路進行仿真并觀察波形。 5.用 tanner 軟件中的 layout-Edit 對 Y=A+B(C+D)進行 LVS 檢驗觀察原理圖版圖的匹配程度。32Y=A+B（C+D）的電路和版圖設計2.1 電路原理圖 Y=A+B(C+D) 的電路原理如圖 2.1 所

7、示。當輸入的信號 ABCD 滿足0000、0001，或 0010 等，即滿足上拉網絡導通的條件時，輸出 Y 為高電平。當輸入信號為 1010 或 1000 等滿足下拉網絡導通的條件時，輸出 Y 為低電平。實現 Y=A+B(C+D) 的邏輯運算。通過真值表可以得出當輸入信號為0000、0001、0010、0011、0100 時輸出 Y 為高電平，其余的輸入信號可以的到低電平。 圖 2.1 Y=A+B(C+D)的電路原理圖 42.2 Y=A+B(C+D)的電路仿真觀察波形 給 Y=A+B(C+D) 的輸入加激勵，高電平為 Vdd=5V，低電平為 Gnd，將輸入信號設置成不同的周期，ABCD 信號的

8、周期分別為 800ns、400ns、200ns 和100ns。此時能將輸入為 00001111 所產生的結果都輸出。并添加輸入輸出延遲時間，進行仿真，并輸出波形；波形圖如圖 2.2 所示。當輸入為0000、0001、0010、0011、0100 時輸出為高電平。其余的輸出都為低電平。由于競爭冒險，所以將上升延時下降延時時間降低。再將 B 信號的輸入提前 10ns輸入來去掉競爭冒險產生的毛刺。 圖 2.2 Y=A+B(C+D)電路輸入輸出波形圖52.3 Y=A+B(C+D)的版圖繪制 用 L-Edit 版圖繪制軟件對 Y=A+B(C+D)電路進行版圖繪制，同時進行 DRC 驗證，查看輸出結果，檢

9、查無錯誤；版圖和輸出結果如圖 2.3 所示。在對節點進行標注時注意輸入法的設置要使用美式鍵盤，否則會在生成網表時產生錯誤。 圖 2.3 Y=A+B(C+D)與或門電路版圖及 DRC 驗證結果2.4 Y=A+B(C+D)的版圖仿真觀察波形與 Y=A+B(C+D)電路原理圖仿真相同，添加激勵、電源和地，同時觀察輸入輸出波形；波形如圖 2.4 所示。Y=A+B(C+D)電路的版圖仿真波形與原理圖的仿真輸出波形基本一致，并且符合輸入輸出的邏輯關系，電路的設計正確無誤。6同樣為了去掉競爭冒險我將 B 輸入信號提前 10ns 輸入。圖 2.4 Y=A+B(C+B)版圖輸入輸出波形圖2.5 LVS 檢查匹配

10、 用 layout-Edit 對 Y=A+B(C+D) 電路進行 LVS 檢查驗證，首先添加輸入輸出文件即電路原理圖和版圖的輸出網表分別為.sp 文件和.spc 文件，選擇要查看的輸出，在進行匹配時要現將電路原理圖和版圖的輸入激勵進行屏蔽否則會在匹配過程中產生警告。觀察輸出結果檢電路原理圖與版圖的匹配程度，輸出結果如圖 2.5 所示。7圖 2.5 Y=A+B(C+D)電路的 LVS 檢查匹配圖從以上可以看出完全匹配。這里為了匹配時無警告已經將輸入激勵和電源屏蔽掉8總 結經過多次的修改和調試，本次設計經過驗證，可以達到所需的功能，達到了設計的要求。 以下是本次試驗的心得：在實驗的開始階段，對所設

11、計的電路進行了波形仿真，發現波形仿真的結果有競爭冒險的毛刺，為了去除競爭冒險我將上升下降延時變小、將時鐘周期變大，同時將B信號提前10ns輸入。在進行版圖的網表生成時注意網表上標注的節點要使用美式鍵盤輸入否則網表上會出現錯誤的節點信息。在進行原理圖和版圖對比匹配時要注意屏蔽掉輸入的電源和激勵。我覺得我們學習不能完全以來波形仿真，否則，出現任何一點小的誤差就會導致整個文件系統的編譯出錯。總之，模擬集成電路版圖設計作為前沿學科，對于我們專業的學生來說，學習對我們知識面以及運用知識的能力的提高有很大的幫助。相信自己學習的腳步不會停止！感謝老師孜孜不倦的教誨。相信在學習過程中自己思維能力、學習能力、思

12、考方式的提高，定會在以后的學習過程中給我帶來很大的幫助。9參考文獻1廖裕平，陸瑞強.Tanner pro 集成電路設計與布局實戰指導.全華科技圖書股份有限公司印行,2006.2張志剛等著.模擬電路版圖的藝術.科學出版社,2009.10附錄一 電路原理圖網表：* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 2, 2013 at 23:31:28* Waveform probing commands*.probe.include D:tannerTSpice70modelsml2_125.md.options probefi

13、lename=D:tannerLIEModule0.dat+ probesdbfile=D:tannerLIELIE.sdb+ probetopmodule=Module0*.param l=0.5u*Vdd Vdd Gnd 5*.tran/op 10n 800n method=bdf*.print tran v(A) v(B) v(C) v(D) v(Y)*va A GND PULSE (0 5 400n 0.1n 0.1n 400n 800n)*vb B GND PULSE (0 5 210n 0.1n 0.1n 200n 400n)*vc C GND PULSE (0 5 90n 0.1

14、n 0.1n 100n 200n)*vd D GND PULSE (0 5 50n 0.1n 0.1n 50n 100n)* Main circuit: Module0M1 Y B N3 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 Gnd D N3 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 N3 C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 Y A Gnd Gnd NMOS L=2u W=22u AD=66p

15、PD=24u AS=66p PS=24u M5 N1 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM6 N2 C N1 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM7 Y B N1 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM8 Y D N2 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u* End of main circuit: Module011附錄二 版圖網表：* Circu

16、it Extracted by Tanner Researchs L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: D:tannerLIElie.tdb* Cell: Cell0Version 1.67* Extract Definition File: .LEdit90SamplesSPRexample1lights.ext* Extract Date and Time: 07/05/2013 - 09:38.include D:tannerTSpice70modelsml2_125.md* Warning: Layers wit

17、h Unassigned AREA Capacitance.* * * * * * * Warning: Layers with Unassigned FRINGE Capacitance.* * * * * * * * * Warning: Layers with Zero Resistance.* * * * * NODE NAME ALIASES12* 1 = C (38,-35)* 2 = D (30.5,-35)* 3 = B (22,-34.5)* 4 = A (14,-34.5)* 5 = GND (8.5,-18.5)* 6 = Vdd (9.5,37.5)* 7 = Y (5

18、8.5,7.5)*.include D:tannerTSpice70modelsml2_125.md*.options probefilename=D:tannerLIEModule0.dat*+ probesdbfile=D:tannerLIELIE.sdb*+ probetopmodule=Module0*.param l=0.5u*Vdd Vdd Gnd 5*.tran/op 10n 800n method=bdf*.print tran v(A) v(B) v(C) v(D) v(Y)*va A GND PULSE (0 5 400n 0.1n 0.1n 400n 800n)*vb B GND PULSE (0 5 210n 0.1n 0.1n 200n 400n)*vc C GND PULSE (0 5 90n 0.1n 0.1n 100n 200n)*vd D GND PULSE (0 5 50n 0.1n 0.1n 50n 100n)M1 9 C 10 Vdd PMOS L=2u W=6u * M1 DRAIN GATE SOURCE BULK (38 16 40 22) M2 10 D Y Vdd PMOS L=