1、1、 課程設計目標 1. 熟悉并掌握verilog 硬件描述語言2. 熟悉quartus 軟件開發環境3. 學會設計大中規模的數字電路，并領會其中的設計思想 二、課程設計實現的功能（1） 設計一個數碼管實時顯示時、分、秒的數字時鐘（24小時顯示模式）；（2） 可以調節小時，分鐘。（3） 能夠進行24小時和12小時的顯示切換。（4） 可以設置任意時刻鬧鐘，并且有開關鬧鐘功能。（5） 有整點報時功能，幾點鐘LED燈閃亮幾下。（6） 有復位按鍵，復位后時間從零開始計時，但鬧鐘設置時間不變。3、 設計原理：1、總原理框圖：譯碼顯示模塊切換12進制顯示復位分鐘校正小時校正分頻模塊計數模塊是輸出整點報時信

2、號到達整點輸出鬧鐘信號是否到鬧鐘時間設置鬧鐘分鐘設置鬧鐘小時模式選擇模塊是 附全部代碼：總模塊：module clock(clk,reset,MODE,Alarm_ctr,BT2,H12_24,DSH,DSL,DMH,DML,DHH,DHL,dian,bao_signal,nao_signal); input clk;/50MHz input reset,MODE,Alarm_ctr,BT2,H12_24;/復位鍵，模式選擇按鈕，鬧鐘開關檔，調節按 鈕 ，1224小時切換檔 output 7:0DMH,DML,DHH,DHL; /4個數碼管顯示輸入信號 output dian,bao_sign

3、al,nao_signal; /時分間隔點，報時信號,鬧鐘信號 output 3:0DSH,DSL; /秒鐘輸出信號 wire 3:0 SH,SL,MH,ML,HH,HL; wire 3:0 LED_mode; wire 3:0 HH12,HL12,HH24,HL24,MH24,ML24,SH24,SL24; wire 3:0 set_HH,set_HL,set_MH,set_ML; wire _1HZ,_10ms,_250ms,_500ms; wire Keydone1; wire Keydone2; wire co1,co11,co111,co2,co22,co222,set_co2; w

4、ire 3:0mode_flag; assign dian=1'b0; devide_f u1(_1HZ,_10ms,_250ms,_500ms,reset,clk); /分頻，得到4種不同頻率的時鐘信號key_press u2(_10ms,MODE,Keydone1); /模式檔按鈕去抖動key_press u20(_10ms,BT2,Keydone2); /調節按鈕去除抖動mode u3(Keydone1,mode_flag); /通過模式按鈕產生不同模式second u4(_1HZ,reset,mode_flag,Keydone2,SH24,SL24,co1); /秒計時minu

5、te u5(co11,reset,MH24,ML24,co2); /分計時hour u6(co22,reset,HH24,HL24); /小時計時 SEG7_LUT u7(DML,ML); /4個數碼管顯示SEG7_LUT u8(DMH,MH);SEG7_LUT u9(DHL,HL);SEG7_LUT u10(DHH,HH);display_LED u11(DSL,SL); /LED燈顯示秒或模式燈display_LED u12(DSH,SH);mode_choose u13(mode_flag,Keydone2,_250ms,co1,co2,set_co2,co11,co22,co111,c

6、o222); /選擇模式進行不同操作 hour12_24 u14(HH24,HL24,HH12,HL12); /12-24小時切換boshi u15(HH,HL,MH,ML,SH,SL,_1HZ,bao_signal); /整點報時set_naozhong u16(co111,co222,set_HH,set_HL,set_MH,set_ML,set_co2); /設置鬧鐘時間Naozhong u17(Alarm_ctr,_500ms,set_HH,set_HL,set_MH,set_ML,HH24,HL24,MH24,ML24,nao_signal); /任意鬧鐘響應LUT_mode u18

7、(mode_flag,H12_24,HH12,HL12,HH24,HL24,MH24,ML24,set_HH,set_HL,set_MH,set_ML,MH,ML,HH,HL);/通過模式選擇數碼管顯示 LED_mode u19(mode_flag,SH24,SL24,SH,SL); 模式選擇LED燈顯示Endmodule分頻模塊 ：分頻模塊的作用主要是要獲得各種頻率的時鐘信號。輸入信號為50MHZ的信號，要想獲得1HZ的信號作為秒脈沖計時，則要對50MHZ信號分頻。通過計數的方式，當計數從0開始到24 999999時，1HZ信號取反一次，計數又從0開始，如此循環，就可以得到1HZ脈沖信號。對

8、于其他信號也是如此，只是計數值不一樣，得到的分頻信號不同。module devide_f(_1HZ,_10ms,_250ms,_500ms,nCR,_50MHZ); input _50MHZ,nCR; output _1HZ,_10ms,_250ms,_500ms; reg _1HZ,_10ms,_250ms,_500ms; reg31:0Q1,Q2,Q3,Q4; always(posedge _50MHZ or negedge nCR)begin if(nCR) begin Q1<=32'd0; Q2<=32'd0; Q3<=32'd0; Q4<

9、;=32'd0; end else if(Q1>=32'd24999999) begin Q1<=32'd0; _1HZ=_1HZ; end else if(Q2>=32'd249999) begin Q2<=32'd0; _10ms=_10ms; end else if(Q4>=32'd6299999) begin Q4<=32'd0; _250ms=_250ms; end else if(Q3>=32'd12499999) begin Q3<=32'd0; _500ms=

10、_500ms; end else begin Q1<=Q1+1'd1; Q2<=Q2+1'd1; Q3<=Q3+1'd1; Q4<=Q4+1'd1; end end endmodule計時模塊： 秒計數：在1HZ脈沖下進行秒計時，當計時達到59秒后，在下一個脈沖來臨變0，并發出一個脈沖信號，可供下面分鐘計數作為輸入脈沖信號計時。分鐘計數：在輸入脈沖下，分鐘開始計時，當計時達到59后，在下一個脈沖來臨變0，并發出一個脈沖，供小時計數的輸入脈沖新號。小時計數：脈沖信號來臨時，計數加1，達到23后在下一個脈沖的作用下清零，從新計時。如果有復位信

11、號，則時分秒全部清零。module second(cp,reset,mode_flag,BT2,SH,SL,co);input cp,reset,BT2;input3:0mode_flag;output co=1'b0;reg co;output 3:0SL,SH;reg3:0SH,SL;reg7:0cnt;always(posedge cp or negedge reset )beginif(!reset) begin SL=4'b0;SH=4'b0;cnt<=8'b0;endelse if(mode_flag=4'b0010)&&

12、;(!BT2) begin SL=4'b0;SH=4'b0;cnt<=8'b0;endelsebegin if(cnt=8'd59) begin cnt<=8'd0; SH<=4'd0; SL<=4'd0; co<=1'b1; end else begin co=1'b0; cnt=cnt+8'd1; SL<=cnt%10; SH<=cnt/10; end end end endmodule module minute (cp,reset,MH,ML,co);input c

13、p ,reset;output co=1'b0;output 3:0ML,MH;reg3:0MH,ML;reg7:0cnt;reg co;always(posedge cp or negedge reset)beginif(!reset) begin ML=4'b0;MH=4'b0;cnt<=8'b0;endelsebegin if(cnt=8'd59) begin cnt<=8'd0; MH<=4'd0; ML<=4'd0; co<=1'b1; end else begin co=1'

14、;b0; cnt=cnt+8'd1; ML<=cnt%10; MH<=cnt/10; end end end endmodule module hour (cp,reset,HH,HL);input cp,reset;output 3:0HL,HH;reg3:0HH,HL;reg7:0cnt;always(posedge cp or negedge reset)beginif(!reset) begin HL=4'b0;HH=4'b0;cnt<=8'b0;end elsebegin if(cnt=8'd23) begin cnt<

15、=8'd0; HH<=4'd0; HL<=4'd0; end else begin cnt=cnt+8'd1; HL<=cnt%10; HH<=cnt/10; end end end Endmodule模式選擇模塊 ：同過一個模式檔按鍵MODE，按一下產生對應一種模式mode_flag，并且可以循環。在不同的模式下可以進行不同的操作。其中mode_flag=4'0000為正常顯示計時，mode_flag=4'0001為小時調鐘模式，mode_flag=4'00010為分鐘調鐘模，mode_flag=4'00

16、11為鬧鐘小時設置模式，mode_flag=4'0100為鬧鐘分鐘設置模式。module key_press(_10ms,KEY,Keydone);input KEY,_10ms;output Keydone;reg dout1,dout2,dout3;always (posedge _10ms)begin dout1 <= KEY; dout2 <= dout1; dout3 <= dout2; endassign Keydone = (dout1 | dout2 | dout3);endmodule module mode (MODE,mode_flag); in

17、put MODE ; output 3:0mode_flag; reg 3:0mode_flag; always (negedge MODE ) beginmode_flag = mode_flag+ 4'b1;if(mode_flag = 4'b0101)mode_flag = 2'b0; endendmodule module LED_mode (mode_flag,SH24,SL24,SH,SL); input 3:0 mode_flag; input 3:0 SH24,SL24; output 3:0SH,SL; reg 3:0SH,SL; always(mod

18、e_flag )begin case (mode_flag) 4'b0000:begin SH<=SH24; SL<=SL24;end 4'b0001: begin SH<=4'b0000; SL<=4'b0001;end 4'b0010: begin SH<=4'b0000; SL<=4'b0010;end 4'b0011: begin SH<=4'b0000; SL<=4'b0100;end 4'b0100: begin SH<=4'b000

19、0; SL<=4'b1000;end default : begin SH<=SH24; SL<=SL24;end endcase end endmodule Module LUT_mode (mode_flag,H12_24,HH12,HL12,HH24,HL24,MH24,ML24,set_HH,set_HL,set_MH,set_ML,MH,ML,HH,HL);input 3:0 HH12,HL12,HH24,HL24,MH24,ML24;input 3:0 set_HH,set_HL,set_MH,set_ML;input 3:0 mode_flag;inpu

20、t H12_24;output 3:0 MH,ML,HH,HL;reg 3:0 MH,ML,HH,HL;always(mode_flag or H12_24) begin case (mode_flag) 4'b0011, 4'b0100: begin HH<=set_HH; HL<=set_HL; MH<=set_MH; ML<=set_ML; end default:begin if(H12_24)begin HH<=HH12; HL<=HL12; MH<=MH24; ML<=ML24;end else begin HH<

21、;=HH24; HL<=HL24; MH<=MH24; ML<=ML24;end end endcase end endmodule module mode_choose(mode_flag,BT2,_250ms,co1,co2,set_co2,co11,co22,co111,co222); input 3:0mode_flag; input BT2,_250ms,co1,co2,set_co2; output co11,co22,co111,co222; supply1 Vdd; reg co11,co22,co111,co222; always(mode_flag)beg

22、in case (mode_flag) 4'b0001: begin if(BT2) co22<=_250ms; else begin co22<=co2; co11<=co1; end end 4'b0010: begin if(BT2) begin co11<=_250ms; co22<=co2;end else begin co11<=co1; co22<=co2; end end 4'b0011: begin co22<=co2; co11<=co1; if(BT2) co222<=_250ms; el

23、se co222<=set_co2;end 4'b0100: begin co22<=co2; co11<=co1; if(BT2) co111<=_250ms; else co111<=Vdd; end default :begin co11<=co1; co22<=co2; end endcase end endmodule 鬧鐘模塊 ：module set_naozhong(co111,co222,set_HH,set_HL,set_MH,set_ML,co2); input co111,co222; output 3:0set_HH,s

24、et_HL,set_MH,set_ML; supply1 Vdd; output co2; minute (co111,Vdd,set_MH,set_ML,co2);hour (co222,Vdd,set_HH,set_HL); endmodule modulenaozhong (Alarm_ctr,_1HZ,set_HH,set_HL,set_MH,set_ML,HH24,HL24,MH24,ML24,nao_signal); input Alarm_ctr,_1HZ; input 3:0 set_HH,set_HL,set_MH,set_ML; input 3:0 HH24,HL24,MH

25、24,ML24; output nao_signal; reg signal; reg nao_signal; reg 16:0 Q; always(posedge _1HZ)begin if(signal)&&(Alarm_ctr)begin if(set_HH=HH24)&&(set_HL=HL24)&&(set_MH=MH24)&&(set_ML=ML24)signal<=1'b1; else signal<=1'b0;end else if(signal)&&(Alarm_ctr

26、)begin nao_signal<=nao_signal; Q=Q+nao_signal; if(Q>=8'd720)begin Q<=16'b0; signal<=1'b0;end end else begin signal<=1'b0; nao_signal<=1'b0;end end endmodule 1224小時切換模塊：module hour12_24(HH24,HL24,HH12,HL12); input 3:0 HH24,HL24; output 3:0 HH12,HL12; reg 3:0 HH12

27、,HL12; reg flag; always(HH24 or HL24)begin if(HH24*10+HL24)<=12) begin HH12<=HH24; HL12<=HL24; end else if(HH24*10+HL24)>=13)&&(HH24*10+HL24)<=19) begin HH12<=4'd0; HL12<=HL24-4'd2; end else if(HH24*10+HL24)>=19)&&(HH24*10+HL24)<=21) begin HH12<=

28、4'd0; HL12<=HL24+4'd8; end else begin HH12<=HH24-4'd1; HL12<=HL24-4'd2; end end endmodule 整點報時模塊：module boshi(HH,HL,MH,ML,SH,SL,_500ms,bao_signal); input3:0 HH,HL,MH,ML,SH,SL; input _500ms; output bao_signal; reg bao_signal; reg 7:0Q1,Q2; reg bao; always(posedge _500ms)begin

29、 if(SH*10+SL)=8'd59)&&(MH*10+ML)=8'd59)begin Q1<=7'b0; bao<=1'b1;end else if(Q1<10*HH+HL)&&(bao) begin bao_signal<=bao_signal; Q1<=Q1+bao_signal; end else if(Q1=(10*HH+HL) bao<=1'b0; else begin bao_signal<=1'b0; end end endmodule 譯碼顯示模塊：一、

30、數碼管顯示：通過傳入響應的4位十進制數，運用case語句轉換輸出相應的8位二進制顯示碼，送入數碼管顯示。二、LED顯示 ：module display_LED(s_out,s_int);input3:0s_int;output3:0s_out;reg3:0s_out;wire 3:0s_out1;always (s_int)begincase(s_int) 4'h0:s_out=4'b0000;4'h1:s_out=4'b0001；4'h2:s_out=4'b0010;4'h3:s_out=4'b0011;4'h4:s_o

31、ut=4'b0100;4'h5:s_out=4'b0101;4'h6:s_out=4'b0110;4'h7:s_out=4'b0111;4'h8:s_out=4'b1000;4'h9:s_out=4'b1001;endcaseendassign s_out1=s_out;Endmodulemodule SEG7_LUT(oSEG1,iDIG); input3:0iDIG; output7:0oSEG1; reg7:0oSEG; wire 7:0oSEG1; always (iDIG) begincase(i

32、DIG) 4'h0: oSEG = 8'b00111111;4'h1: oSEG = 8'b00000110;4'h2: oSEG = 8'b01011011; 4'h3: oSEG = 8'b01001111; 4'h4: oSEG = 8'b01100110;4'h5: oSEG = 8'b01101101;4'h6: oSEG = 8'b01111101; 4'h7: oSEG = 8'b00000111;4'h8: oSEG = 8'b0111

33、1111;4'h9: oSEG = 8'b01101111; 4'ha: oSEG = 8'b01110111;4'hb: oSEG = 8'b01111100; 4'hc: oSEG = 8'b00111001;4'hd: oSEG = 8'b01011110;4'he: oSEG = 8'b01111001;4'hf: oSEG = 8'b01110001;endcase end assign oSEG1=oSEG;endmodulemodule display_LED(s_out,s_int);input3:0s_int;output3:0s_out;reg3:0s_out;wire 3:0s_out1;always (s_int) begincase(s_int) 4'h0:s_out=4'b0000; 4'h1:s_out=4'b0001