1、第11章 觸發器與時序邏輯電路組合電路的輸出僅與輸入有關，而時序電路的輸出不僅與輸入有關而且與電路原來的狀態有關。組成數字電路的重要單元電路是觸發器（Flip-Flop）。 本章首先介紹觸發器和同步時序電路的分析，然后介紹寄存器、計數器等常用集成時序電路，最后對異步時序電路的分析也給予了簡單介紹。11.1 觸發器11.1.1 基本RS觸發器觸發器有兩個穩定的狀態，可用來表示數字0和1。按結構的不同可分為，沒有時鐘控制的基本觸發器和有時鐘控制的門控觸發器。基本RS觸發器是組成門控觸發器的基礎，一般有與非門和或非門組成的兩種，以下介紹與非門組成的基本RS觸發器。1電路結構與符號圖11-1 基本RS

2、觸發器的真值表Qn+10101101011Qnn0011 用與非門組成的RS觸發器見圖11-1。圖中為置1輸入端，為置0輸入 端，都是低電平有效，Q、 為輸出端，一般以Q的狀態作為觸發器的狀態。表 圖11-1 與非門組成的基本RS觸發器 2工作原理與真值表（1）當=0，=1時，因=0，G2門的輸出端，G1門的兩輸入為1，因此G1門的輸出端Q=0。（2）當=1，=0時，因=0，G1門的輸出端Q=1，G2門的兩輸入為1，因此G2門的輸出端。（3）當=1，=1時，G1門和G2門的輸出端被它們的原來狀態鎖定，故輸出不變。（4）當=0，=0時，則有。若輸入信號=0，=0之后出現=1，=1，則輸出狀態不確

3、定。因此=0，=0的情況不能出現，為使這種情況不出現，特給該觸發器加一個約束條件=1。 由以上分析可得到表11-1所示真值表。這里Qn表示輸入信號到來之前Q的狀態，一般稱為現態。同時，也可用Qn+1表示輸入信號到來之后Q的狀態，一般稱為次態。3 時間圖?QSRQ.時間圖也稱為波形圖，用時間圖也可以很好的描述觸發器，時間圖分為理想時間圖和實際時間圖，理想時間圖是不考慮門電路延遲的時間圖，而實際時間圖考慮門電路的延遲時間。由與非門組成的RS觸發器理想時間圖見圖11-2。圖11-2 RS觸發器的理想時間圖門控觸發器在數字系統中，為了協調一致地工作，常常要求觸發器有一個控制端，在此控制信號的作用下，各

4、觸發器的輸出狀態有序地變化。具有該控制信號的觸發器稱為門控觸發器。門控觸發器按觸發方式可分為電位觸發、主從觸發和邊沿觸發三類；按邏輯功能可分為RS觸發器、D觸發器、JK觸發器、T觸發器等四種類型。觸發器的重點是它的邏輯功能和觸發方式。1. 門控RS觸發器（1） 電路結構與符號圖門控RS觸發器見圖11-3。圖中C為控制信號，也稱為時鐘信號，記為CP。當門控信號C為1時，RS信號可以通過G3，G4門，這時的門控觸發器就是與非門結構的RS觸發器，當門控信號為0時，RS信號被封鎖。（2）真值表 由圖11-3可見，C=1時S、R的作用 圖11-3 門控RS觸發器正好與基本SR觸發器中的、的作用相反，由此

5、可得到門控SR觸發器的真值表如表11-2所示。表11-3 門控RS觸發器的特性表 S R 0 0 0 0 0 101 0 1 0 0 1 100 1 0 0 1 0 111 1 1 0 1 1 111不允許表11-2 門控RS觸發器的真值表SRQ0101101000Qnn1111注意，對于門控RS觸發器，輸入端S、R不可同時為1，或者說SR=0為它的約束條件。（3） 特性表 根據以上分析可見觸發器的次態Qn+1不僅與觸發器的輸入S、R有關，也與觸發器的現態Qn有關。觸發器的次態Qn+1與現態Qn以及輸入S、R之間的真值表稱為特性表。由表11-2 門控RS觸發器的真值表可得到其特性表，其表如表1

6、1-3所示。（4） 特性方程觸發器的次態Qn+1與現態Qn以及輸入S、R之間的關系式稱為特性方程。由特性表可得門控RS觸發器的特性方程為：RS=0（約束條件）。2門控D觸發器把門控RS觸發器作成圖11-4的形式，有，將這兩式代入，得到其特性方程為： =D+DQn =D該形式的觸發器稱為D觸發器或D鎖存器。圖11-4 D觸發器3門控JK觸發器門控JK觸發器的電路如圖11-5所示，與門控RS觸發器相比較S=J，R=KQ。將S=J，R=KQ代入門控RS觸發器的特性方程后得到門控JK觸發器的特性方程為：Jn+Qn 同時我們也可以看到JK觸發器不需要約束條件，它的真值表如表11-4所示。表11-4 JK

7、觸發器的真值表JKQn+100Qn01010111n &&&&JKCPQQ. 4. 門控T觸發器圖11-6所示電路，是由門控JK觸發器組成的門控T觸發器。令J=K=T代入JK觸發器特性方程得到T觸發器特性方程為： &&&&TCPQQ. 所謂T觸發器就是有一個控制信號T，當T信號為1時，觸發器在時鐘脈沖的作用下不斷的翻轉，而當T信號為0時，觸發器狀態保持不變的一種電路。圖11-6 T觸發器11.1.3 主從觸發器 主從觸發器由兩個門控觸發器組成，接收輸入信號的門控觸發器稱為主觸發器，提供輸出信號的觸發器稱為從觸發器。下面介紹主從RS

8、觸發器、主從D觸發器和主從JK觸發器。11-7 主從RS觸發器結構與邏輯符號1. 主從RS觸發器 （1） 電路結構與工作原理電路結構與邏輯符號見圖11-7。主從RS觸發器由兩級與非結構的門控RS觸發器串聯組成，各級的門控端由互補時鐘信號控制。 當時鐘信號CP=1時，主觸發器控制門信號為高電平，R，S信號被鎖存到Qm端，從觸發器由于門控信號為低電平而被封鎖；當時鐘信號CP=0時，主觸發器控制門信號為低電平而被封鎖，從觸發器的門控信號為高電平，所以從觸發器接受主觸發器的輸出信號。 （2） 特性方程從以上分析可見，主從RS觸發器的輸出Q與輸入R、S之間的邏輯關系仍與可控RS觸發器的邏輯功能相同，只是

9、R、S對Q的觸發分兩步進行，時鐘信號CP=1時，主觸發器接收R、S送來的信號；時鐘信號CP=0時，從觸發器接受主觸發器的輸出信號。故主從觸發器的特性方程仍為： 約束條件為： SR=0 2 . 主從D觸發器 （1） 結構與工作原理圖11-8 主從D觸發器的結構和邏輯符號 使用兩個D鎖存器可以構成一個主從D觸發器，見結構與邏輯符號圖11-8，兩個鎖存器分別由CP信號門控，當CP=0時，主D鎖存器控制門被打開，當CP=1時從D鎖存器控制門被打開。 （2） 特性方程與主從RS觸發器類似，主從D觸發器使用兩個D鎖存器構成，只是改變了觸發器的觸發方式，并沒有改變其功能，故其特性方程任為：3. 主從JK觸發

10、器 （1） 結構與符號圖主從RS觸發器加二反饋線組成的主從JK觸發器如圖11-9所示。2特性方程 將S=Jn，K=RQn，代入主從RS觸發器的特性方程后得到主從JK觸發器的特性方程為： 圖11-9 主從JK觸發器結構與邏輯符號11.1.4 邊沿觸發器主從觸發器需要時鐘的上升沿和下降沿才能正常的工作，下面我們介紹一種只需要一個時鐘上升沿（或下降沿）就能工作的觸發器，這就是邊沿觸發器。圖11-10 維持阻塞D觸發器邊沿觸發器從類型上可分為RS、D、JK等，從結構上分為維持阻塞邊沿觸發觸發器、利用傳輸延遲時間的邊沿觸發器等。1. 維持阻塞D觸發器（1）電路結構與符號圖圖11-10是維持阻塞D觸發器的

11、電路和邏輯符號圖。圖11-10中G1和G2組成基本RS觸發器，G3和G4組成門控電路，G5和G6組成數據輸入電路。 2 工作原理和特性方程在CP=0時，G3和G4兩個門被關閉，它們的輸出G3OUT=1，G4OUT=1,所以D無論 怎樣變化，D觸發器保持輸出狀態不變。 但數據輸入電路的G5OUT=，G6OUT=D。CP上升沿時，G3和G4兩個門被打開，它們的輸出只與CP上升沿瞬間D的信號有關 。當D=0時，使G5OUT=1，G6OUT=0，G3OUT=0，G4OUT=1，從而Q=0。當D=1時，使G5OUT=0，G6OUT=1，G3OUT=1，G4OUT=0，從而Q=1。在CP=1期間，若Q=0

12、，由于（3）線（又稱置0維持線）的作用，仍使，G3OUT=0，由于（4）線（又稱置1阻塞線）的作用，仍使G5OUT=1，從而觸發器維持不變。在CP=1期間，若Q=1，由于（1）線（又稱置1維持線）的作用，仍使G4OUT=0，由于（2）線（又稱置0阻塞線）的作用，仍使G3OUT=1，從而觸發器維持不變。維持阻塞D觸發器的特性方程與主從D觸發器的相同。圖11-11利用傳輸延遲時間的JK邊沿觸發器2. 利用傳輸延遲時間的邊沿觸發器利用傳輸延遲時間的JK邊沿觸發器的電路與邏輯符號見圖11-11。由圖可以看出，G1、G3、G4和G2、G5、G6組成RS觸發器，與非門G7和G8組成輸入控制門，而且G7和G

13、8門的延遲時間比RS觸發器長。觸發器置1過程：（設觸發器初始狀態，J=1，K=0。）當CP=0時，門G3OUT=0、G6OUT=0、G7OUT =1和G8OUT =1，G4OUT =1和G5OUT =0，RS觸發器輸出保持不變。當CP=1時，門G3與G6解除封鎖，接替G4與G5門的工作，保持RS 觸發器輸出不變，經過一段延遲后和。 當CP下降沿到來時，首先，而和的狀態由于G7和G8存在延遲時間暫時不會改變，這時會出現暫短的，的狀態，使。隨后使，。經過暫短的延遲之后，和，但是對RS觸發器的狀態已無任何影響，同時由于CP=0將G7和G8即使J和K發生變化對觸發器也不會有任何影響。觸發器置0過程：由

14、于觸發器對稱，所以觸發器置0過程同置1過程基本相同。 實際中有很多種集成觸發器，下面介紹幾種。1. 四 RS觸發器74279 圖11-12是4RS觸發器74279的符號圖。表11-5是它的特性表。該觸發器就是基本RS觸發器，但是有兩個與邏輯的置1輸入端。輸入信號低電平置位和復位。其中左圖是流行符號，右圖是IEEE符號。該觸發器輸出互補信號，有多種封裝形式，外引線為16條，輸入端加有箝位二極管。圖 11-12 RS觸發器74279的符號圖11-5 四RS觸發器74279特性表輸 入輸 出 1 10 11 00 0Q100保持置1置0不允許 2. 7474上升沿觸發的雙D觸發器輸 入輸 出 CLK

15、 DQ 0 1 X X1 0 X X0 0 X X1 1 01 1 11 1 0 X1 0 預置10 1 預置0Illega l 非法0 1 置01 0 置1Q0 保持7474是常用的D 觸發器。它的符號見圖11-13，其中左圖是流行符號，右圖是IEEE號。表11-6 邊沿D觸發器的特性表它的特性表見表11-6。圖11-13 7474的符號 3. 雙JK觸發器7473 7473是常用的JK 觸發器。它的符號見圖11-14，它的特性表見表11-7。表11-7 7473特性表輸 入 輸 出 CLK J K Q 0 X X X1 0 X X1 0 01 0 11 1 01 1 10 1 清0 Q0

16、保持 Q0 保持 0 1 置0 1 0 置1 Qn 翻轉 圖11-14 7473的符號圖 6. 觸發器的觸發方式及使用中注意的問題所謂觸發器的觸發方式是指觸發器在控制脈沖的什么階段（上升沿、下降沿和高或低電平期間）接收輸入信號改變狀態。門控觸發器是在門控脈沖的高電平期間接收輸入信號改變狀態，故為電平觸發方式。門控觸發器存在的問題是“空翻”，所謂空翻就是在一個控制信號期間觸發器發生多于一次的翻轉，比如，門控T觸發器在控制信號為高電平期間不停的翻轉。這種觸發器是不能構成計數器的。主從觸發器是在門控脈沖的一個電平期間主觸發器接收信號；另一個電平期間從觸發器改變狀態，故為主從觸發方式。這種觸發器存在的

17、問題是主觸發器接收信號期間，如果輸入信號發生改變，將使觸發器狀態的確定復雜化，故在使用主從觸發器時，盡可能別讓輸入信號發生改變。邊沿觸發器是在門控脈沖的上升沿或下降沿接收輸入信號改變狀態，故為邊沿觸發方式。這種觸發器的觸發沿到來之前，輸入信號要穩定地建立起來，觸發沿到來之后仍需保持一定時間，也就是要注意這種觸發器的建立時間和保持時間。另外，要注意同一功能的觸發器觸發方式不同，即使輸入相同輸出也不相同。11.2同步時序電路分析在時序電路中所有存儲電路的狀態都是在同一時鐘信號作用下發生變化的時序電路稱為同步時序電路。若時序電路中存儲電路的狀態不是在同一時鐘信號作用下變化的時序電路稱為異步時序電路。

18、11.2.1 同步時序電路分析步驟所謂同步時序電路分析就是從時序電路邏輯圖，得出狀態方程、狀態圖、時序圖、狀態表等，并由此得到該時序電路得功能。分析步驟如下：（1）觀察時序電路的輸入、輸出和狀態變量；（2）寫各個觸發器的驅動方程(又稱為激勵方程、控制方程和輸入方程)； （4）寫出時序電路的輸出方程（利用組合電路的分析能力）；（5）把驅動方程代入觸發器的特性方程，得到時序電路的狀態方程；（6）由時序電路的狀態方程和輸出方程構造狀態表、狀態圖；（7）如果電路不是很復雜，畫一個時間圖。在一個分析過程中上述步驟并不是每一步都需要，而是按照題目情況，靈活處理。11.2.2 同步時序電路分析舉例 例11-

19、1 試寫出圖11-15所示電路的驅動方程、狀態方程、輸出方程并畫出狀態表、狀態圖。解： （1）觀察變量 輸入變量x；輸出變量z；狀態變量Q；狀態：， （2）驅動方程 驅動方程是觸發器的輸入信號的邏輯 圖11-15 例11-1的電路表達式： （3）狀態方程 將觸發器的驅動方程代入特性方程所得到的方程稱為狀態方程（4）輸出方程 （5）狀態表 該表類似組合電路中的真值表。將輸入變量、現態變量，次態變量和輸出變量縱向排列畫成一個表，該表稱為狀態表，見表11-8 表11-8 例11-1的狀態表輸入現態次態輸出xQz0000011010101101圖11-16 例11-1的狀態圖 （6）狀態圖 狀態圖又稱

20、為狀態轉換圖，它是用圖形的方式描述現態、次態、輸入和輸出之間的關系。它的畫法是使用圓圈中的數字或字母表示時序電路的狀態，使用箭頭表示狀態變化并且在箭頭上標記有輸入變量x和輸出變量z，標記時將輸入變量x與輸出變量z用斜杠隔開。圖11-16為例11-1的狀態圖。例11-2 試寫出圖11-17所示電路的驅動方程、狀態方程、輸出方程并畫出狀態表、狀態圖。 解： （1）觀察變量 輸入變量x；輸出變量z；狀態變量Q1,Q2（2）驅動方程 （3）狀態方程圖11-17 例11-2的電路 （4）輸出方程 （5）狀態表由狀態方程和輸出方程有表11-9所示的狀態表。（6）狀態圖圖11-18 例11-2 的狀態圖 從

21、以上分析有圖11-18所示的狀態圖。表11-9 例11-2的狀態表輸入現態次態輸出xz000000001000010000011000100010101100110110圖11-19 例11-2 的時間圖111111（7）時間圖 若x=0011110，觸發器初始狀態Q1=1，Q2=0 。則可以做出該電路如圖11-19所示的時間圖。11.3 寄存器與移位寄存器11.3.1寄存器 寄存器由多個鎖存器或觸發器組成，用于存儲一組二進制信號，是數字系統中常用的器件。以下介紹幾種常用的集成器。 1. 4位D型鎖存器7475表11-10 7475功能表 輸入 輸出說明D CQ 0 11 1x 00 1Q0存

22、0存1保持7475是鎖存器結構的寄存器，由4位D鎖存器構成，在使能信號C的控制下鎖存輸入信號D，該鎖存器的流行符號與IEEE符號見圖11-20（1/2芯片），功能見表11-10。圖11-20 7475的流行符號與IEEE符號圖11-21是7475內部結構圖，從7475的內部結構來看，它是用門控D鎖存器組成，兩個鎖存器一組，共用一個門控信號，因此在門控信號C高電平期間，輸出端Q的狀態隨D端變化，當門控信號C變成低電平之后，Q端狀態保持不變。注意這里C是電位信號。圖11-21 7475內部結構圖2. 寄存器7417574175是觸發器結構的數據寄存器，具有4個數據輸入端、公共清除端和時鐘端，輸出具

23、有互補結構。它的流行符號和IEEE符號如圖11-22 寄存器74175的流行符號與IEEE符號圖11-22所示，功能見表11-11。圖11-23是74175的內部結構圖，它是由4位維持阻塞D觸發器組成，當脈沖正沿到來時，D信號被送到Q端輸出。注意74175輸 出端只在時鐘脈沖上升沿時隨輸入信號D變化；而7475只要門控端是高電平輸出端就隨D端的變化而變化。在脈沖的作用下四位信號同時輸入稱為并行輸入，在脈沖的作用下四位信號同時輸出稱為并行輸出。圖11-23 74175 內部結構邏輯圖表11-11 74175功能表 輸入輸出說明 CLK DQ 0 x x1 11 01 0 x0 1 0 Q0 清0

24、置1置0保持 3. 寄存器7427374273是觸發器結構的寄存器，具有公共清除端和時鐘端的8D觸發器，在時鐘CLK正沿，Q端接收D端輸入的數據。該芯片常用在單片機系統中鎖存數據信號等。符號見圖11-24，功能見表11-12。 輸入輸出說明 CLK DQ 0 x x1 11 01 0 x010Q0清0置1置0保持表11-12 74273功能表 圖11-24 寄存器74273流行符號與IEEE符號 以上寄存器電路，由于電路的結構不同動作特點也不同。使用時一定注意控制信號是電位還是脈沖。 11.3.2 移位寄存器1. 移位寄存器框圖在時種信號的控制下，所寄存的數據依次向左（由低位向高位）或向右（由

25、高位向低位）移位的寄存器稱為移位寄存器。根據移位方向的不同，有左移寄存器、右移寄存器和雙向寄存器之分。移位寄存器的原理圖如圖11-25所示。圖11-25 移位寄存器框圖 一般移位寄存器具有如下全部或部分輸入輸出端： 并行輸入端： 寄存器中的每一個觸發器輸入端都是寄存器的并行數據輸入端。 并行輸出端： 寄存器中的每一個觸發器輸出端都是寄存器的并行數據輸出端。 移位脈沖CP端： 寄存器的移位脈沖。 串行輸入端： 寄存器中最左側或最右側觸發器的輸入端是寄存器的串行數據輸入端。 串行輸出端： 寄存器中最左側或最右側觸發器的輸出端是寄存器的串行數據輸出端。置0端： 將寄存器中的所有觸發器置0。置1端：

26、將寄存器中的所有觸發器置1。 移位/并入控制： 控制寄存器是否進行數據串行移位或數據并行輸入。左/右移位控制端： 控制寄存器的數據移位方向。以上介紹的這些輸入、輸出和控制端并不是每一個移位寄存器都具有，但是移位寄存器一定有移位脈沖端。圖11-26 邊沿RS觸發器組成的移位寄存器由邊沿觸發器組成的移位寄存器電路如圖11-26所示，其中串行輸入的數據在時鐘脈沖的作用下移動。圖11-27 74164的邏輯符號圖2. 移位寄存器7416474164是8位串入并出的移位寄存器，圖11-27為它的邏輯符號。74164由8個具有異步清除端的RS觸發器組成，具有時鐘端CLK、清除端、串行輸入端A和B和8個輸出

27、端。圖11-28 74164的第一級電路圖11-28是74164的第一級電路，通過它可以分析74164的功能。從圖中可以看出74164是低電平清0。輸入端A和B之間是與邏輯關系， 當A和B都是高電平時，相當于串行數據端接高電平，而其中若有一個是低電平就相當于串行數據端接低電平，一般將A和B端并接在一起使用。74164的功能見表11-13。表11-13 74164功能表 輸入輸出說明CLK A BQA QB QH x 0 x x0 1 x x 1 1 1 1 0 x 1 x 00 0 0QA0 QB0 QH01 QAn QGn0 QAn QGn0 QAn QGn清0保持移入1移入0移入0圖11-

28、29是使用74164的數碼管驅動電路，圖中U1的串行輸入端用于接收欲顯示的數據，而時鐘端用于將數據移到74164中。使用這種方式顯示數據，首先要將數據編碼，例如，顯示數字3，則移入74164的數據應為00001101，各位數據對應于數碼管的各段筆畫a、b、c、d、e、f、g和小數點。該電路可以和單片機、微機和可編程控制器等裝置連接，用于顯示數據。若是幾百個這樣的電路串連，可以節約大量的I/O接口。若使用單片機的串行通訊口與該電路連接，使用起來更加方便。圖11-29 用74164顯示數碼的電路11.4 計數器 計數器是最常見的時序電路，它常用于計數、分頻、定時及產生數字系統的節拍脈沖等，其種類很

29、多，劃分如下： 按照觸發器是否同時翻轉可分為同步計數器或異步計數器 按照計數順序的增減，分為加、減計數器，計數順序增加稱為加計數器，計數順序減少稱為減計數器，計數順序可增可減稱為可逆計數器按計數容量（M）和構成計數器的觸發器的個數（N）之間的關系可分為二進制和非二十進制計數器。計數器所能記憶的時鐘脈沖個數（容量）稱為計數器的模。當M=2N時為二進制否則非二進制計數器。當然二進制計數器又可稱為M=2N計數器。 1. 同步二進制加法計數器 表11-14 二進制計數器狀態表Qn Q2 Q1 Q00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 0 1 1 1 01 1 1 1同步二

30、進制加法計數器的狀態表見表11-14。從表11-14中可以知道Q0只要有時鐘脈沖就翻轉，而Q1要在Q0為1時翻轉，Q2要在Q1 和Q0都是1時翻轉，由此類推，若要Qn 翻轉必須Q2、Q1和Q0都為1。若用JK觸發器組成同步二進制加法計數器，則每一個觸發器的翻轉的條件是： 根據這個規律可以畫出如圖11-30所示的同步二進制加法計數器的邏輯圖。圖11-30 同步二進制加法計數器的邏輯圖圖11-31 74163符號圖計數器74163是四位二進制加法計數器。 圖11-31是74163的流行符號和IEEE符號圖，功能見表11-15。它具有同步預置、清除、使能控制和紋波進位端RCO，計數器在時鐘上升沿時進

31、行預置、清除和計數器操作。2. 同步二進制減法計數器二進制減法計數器狀態表如表11-16所示。從表11-16中，可以知 道Q0只要有時鐘脈沖就翻轉，而Q1要在Q0為0時翻轉，Q2要在Q1和Q0都是0時翻轉由此類推，若要 表11-15 74163功能表 輸入輸出 ENT ENP CLKQn0 x x x1 0 x x1 1 1 11 1 0 x1 1 x 0xx同步清除同步預置計數保持保持Qn翻轉必須Q2、Q1和Q0都為0。若使用JK觸發器組成同步減法計數器，則任何一個觸發器的翻轉的條件是： 根據這個規律可以畫出如圖11.32所示同步減法計數器的邏輯圖。圖11.32 減法計數器 表11-16 二

32、進制減法計數器狀態表Qn Q2 Q1 Q00 0 0 01 1 1 11 1 1 01 1 0 11 1 0 01 0 1 1 0 0 1 00 0 0 174191是可預置數4位二進制同步可逆（加減）計數器，流行符號和IEEE符號圖11.33。它具有置數端、加減控制端圖和計數控制端，為方便級連，設置了兩個輸出端和。當加減控制端=減計數，=0時加計數；當置數端時預置數；當計數控制端=1時禁止計數，=0時，計數器將在時鐘上升沿開始計數；當計數器產生正溢出或下溢出時，端輸出與時鐘周期相同的正脈沖，而產生一個寬度為時鐘低電平寬度的低電平。詳細功能見功能表11-17。11.33 74191流行符號與I

33、EEE符號表11-17 74191功能表輸入輸出 D C B ACLKQD QC QB QA x 0 x d c b a0 1 0 0 1 1 1 1 x xxd c b a 異步預置加計數減計數保持表11-18 十進制計數器狀態表3. 同步十進制加法計數器計數脈沖Q3 Q2 Q1 Q012345678910110 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0下面以JK觸發器為例討論同步十進制加法計數器。從狀態表11-18可以看出，在第10個脈沖到來之前的情況，與同步二進制計數器相同，只要

34、在第10個脈沖后，解決如下問題： 第一問題：使Q1和Q2保持不變，從狀態表可以看出，Q3為1時，Q1和Q2保持為零，所以可以取Q3信號保持Q1為0，只要Q1為0，Q2就保持不變。 第二問題：使Q0和Q3翻轉置0Q0自由翻轉，當第10個脈沖到來前Q0=1所以當第10個脈沖到來后，Q0=0。從狀態表可以看出，只有當Q3自己為1時，同時Q0也為1時，Q3才置0。圖11.34同步十進制加法計數器電路從以上分析我們有如下驅動方程： 由此可以畫出如圖11.34所示邏輯電路圖。74160是可預置數十進制同步加法計數器，它的流行符號與IEEE符號見圖11.35。它具有數據輸入端A、B、C和D，置數端、清除端和

35、計數控制端ENT和ENP，為方便級連，設置了輸出端。當置數端=0、=1、CP脈沖上升沿時預置數。當=1而ENT=ENP=0時，輸出數據和進位RCO保持。當ENT=0時計數器保持，但RCO=0。=ENT=ENP=1，電路工作在計數狀態。詳細功能見功能表11-19。圖11.35 74160同步十進制計數器的符號表11-19 74160功能表輸入輸出 ENT ENP CLKQn0 x x x1 0 x x1 1 1 11 1 0 x1 1 x 0xxx異步清除同步預置計數保持保持同步二進制計數器74161的功能同74160，它也是直接清零的計數器。74190是可預置數同步可逆（加減）十進制計數器。表

36、11-20 二進制加法計數狀態表若沒有同一時鐘控制計數器的狀態變化，則此計數器就是異步計數器。在異步計數器中充分利用了各個觸發器輸出狀態的時鐘沿。 1. 異步二進制加法計數器首先分析表11-20所示的二進制加法計數狀態表。Qn Q2 Q1 Q00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 0 從表可以看出，當Q0從1變0時，Q1發生變化，而只有當Q1從1 變為0時，Q2才發生變化，由此可以得出結論，異步二進制加法計數器各位觸發器的翻轉發生在前一位輸出從1變0的時刻。用JK觸發器實現4位異步二進制加法計數器見圖11.36。圖11.36 4位異步二

37、進制加法計數器74293是4位異步二進制加法計數器，具有二分頻和八分頻能力，邏輯符號如圖11.37所示。74293內部邏輯圖見圖11.38。從邏輯圖可知它由一個2進制和一個8進制計數器組成，兩個計數器各具有時鐘端CKA、CKB，兩個計數器具有相同的清除端R0(1)&R0(2)。74293的功能表見表11-21。 該計數器可以接成2進制，8進制和 輸入輸出R0(1) R0(2) CKA CKBQ 1 1 x x0 x x 0 清0 計數 計數 圖11.37 74293計數器邏輯符號表11-21 74293功能表16進制，使用起來非常靈活。圖11.38 74293內部邏輯圖2.異步二進制減

38、計數器為得到二進制減法計數器的規律，首先列出表11-22所示二進制減法計數狀態表。由狀態表可以看出，當Q0從0變1時，Q1發生變化，而只有當Q1從0 變為1時，Q2才發生變化，由此可以得出結論，異步二進制加法計數器各位觸發器得翻轉發生在前一位輸出從0變1的時刻。用JK觸發器實現4位異步二進制減法計數器見圖11.39。表11-22 二進制減法計數狀態表Qn Q2 Q1 Q00 0 0 01 1 1 11 1 1 01 1 0 11 1 0 01 0 1 10 0 1 0 圖11.39 4位異步二進制減法計數器3. 異步十進制加法計數器為得到異步十進制加法計數器的規律，首先列出表11-23所示狀態

39、表。Q3 Q2 Q1 Q00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0表11-23 異步十進制加法計數狀態表圖11.40 異步十進制計數器 根據十進制加法計數的規律，要組成十進制加法計數器，關鍵是從1001狀態跳過6個狀態進入0000態，要使1001態進入0000態需要解決如下問題： 第一問題：Q3的時鐘 當Q1和Q2都為1時，Q3從0變為1，當Q1和Q2為0時，Q3要從1變為0，由此可以知道，Q3的時鐘脈沖不能來自Q2與Q1，只能來自Q0。 第二問題：保持Q1和Q2為0 當1001變

40、為0000時，要求Q1和Q2保持0不變，保持信號來自Q3，因為Q3為1時，需要保持Q1和Q2為0不變 若用用JK觸發器實現四位異步十進制計數器，從以上討論可以得到如下驅動信號。 Q0是自由翻轉的觸發器，所以 需要用Q3保持Q1和Q2為0，所以根據JK觸發器的特性方程有： 只要Q1保持為0，Q2就會保持不變，因為Q2的時鐘端是Q1的輸出，所以Q2是自由翻轉的觸發器 Q3在Q1和Q2為1時，從0變為1，當Q1和Q2為0時，從1變為0，根據JK觸發器的特性方程，有 由驅動方程有圖11.40所示的邏輯圖。74290就是按上述原理制成的異步十進制計數器，符號示于圖11.41。該計數器是由一個二進制計數器

41、和一個五進制計數器組成，其中時鐘CKA和輸出QA組成二進制計數器，時鐘CKB和輸出端QB、QC、QD組成五進制計數器。另外這兩個計數器還有公共置0端R0(1)&R0(2)和公共置1端R9(1)&R9)。該計數器之所以分成二、五進制兩個計數器，就是為了使用靈活，例如它本身就是二、五進制計數器，若將QA連接到CKB就得到十進制計數器。該計數器功能見表11-24。圖11.41 74290的邏輯符號表11-24 74290功能表 輸入輸出R0(1) R0(2) R9(1) R9(2) QD DC QB QA 1 1 0 x1 1 x 0x x 1 1x 0 x 00 x 0 x0 x

42、x 0x 0 0 x0 0 0 0 0 0 0 01 0 0 1 計數計數計數計數11.4.3 使用集成計數器構成N進制計數器 由于集成計數器一般都是4位二進制、8位二進制、12位二進制、14位二進制、十進制等幾種，若要構成任意進制計數器，只能利用這些計數器已有的功能，同時增加外電路構成。 1. N>M的情況 假定已有N進制計數器，要得到M進制計數器，方法如下： 當N>M時，需要去掉N-M個狀態，方法有二，其一就是計數器到M狀態時，將計數器清零，此種方法稱為清零法。其二就是計數器到某狀態時，將計數器預置到某數，使計數器減少M-N種狀態，此種方法稱為預置數法。第一種方法要用計數器的清

43、零功能，第二種方法要用計數器的預置數功能。下面分別介紹。 （1）清零法 假定已有N進制計數器，用清零法得到M進制計數器。就是當計數器計數到M狀態時，將計數器清零。清零方法與計數器的清零端功能有關，一定要清楚計數器是異步清零還是同步清零。若為異步清零則要在M狀態將計數器清零，若為同步清零，應該在M-1狀態將計數器清零。 例11-3 試使用清0法，把四位二進制計數器74293接成13進制計數器。解：首先把74293的輸出端QA連接到時鐘端CKB，形成十六進制計數器。由于74293是異步清零，所以在M=1101狀態時清零。結果見圖11.42，狀態圖見圖11.43 。圖11.42 例11-3的電路圖11.43 例11-3的狀態圖 例11-4 試用4位同步計數器74163組成M=13計數器解：74163是同步十六進制計數器，具有同步清零端。所以應該在M-1狀態清零，因為當計數器狀態為1100時，滿足清零條件，但是不清零，等待下一個脈沖到來時清零。邏輯電路見圖11.44，狀態圖見圖44.45。圖11.44 例11-4的邏輯電路 圖11.45 例11-4的狀態圖