1、0數字電子技術基礎數字電子技術基礎閻石主編（第五版）閻石主編（第五版）信息科學與工程學院基礎部信息科學與工程學院基礎部1數據選擇：數據選擇：從一組輸入數據通道中選擇其中的一路并將其數從一組輸入數據通道中選擇其中的一路并將其數 據傳送到唯一的公共數據輸出通道上。據傳送到唯一的公共數據輸出通道上。數據選擇器：數據選擇器：實現數據選擇功能的邏輯電路。實現數據選擇功能的邏輯電路。數據選擇器又稱數據選擇器又稱多路開關，可控多路擇一器。多路開關，可控多路擇一器。通道通道1通道通道2通道通道3通道通道3數據輸出數據輸出通道選擇通道選擇信號信號010101010101010101010101010101010

2、1010101010101010101010101010101【思考思考】：比較數據分：比較數據分配器與數據選擇器兩者配器與數據選擇器兩者的異同。的異同。4.3.3 數據選擇器（數據選擇器（P188）2A0A1D3D2D1D0W地址信號地址信號輸入信號輸入信號輸出信號輸出信號數據選擇數據選擇器類似一器類似一個多擲開個多擲開關。選擇關。選擇哪一路信哪一路信號由相應號由相應的一組地的一組地址信號控址信號控制。制。3選擇端選擇端(地地址信號址信號)輸入數據輸入數據輸出數據輸出數據使能端使能端邏輯邏輯關系關系輸入輸入控制端控制端輸入數據：輸入數據：D1 D0 ; D3 D2 D1 D0 ; D7 D6

3、 D5 D4D3 D2 D1D0 ；使能端使能端 E :選擇端選擇端2選選1：A08選選1：A2 A1 A04選選1：A1 A0輸出：輸出： Y =Di 。（輸入地址代碼）（輸入地址代碼）控制芯片的工作情況控制芯片的工作情況AmA0D0D1DnYE4一、一、 數據選擇器的工作原理數據選擇器的工作原理 現以雙現以雙4選選1數據選擇器數據選擇器74HC153為例說明數據選為例說明數據選擇器的工作原理擇器的工作原理 其內部電路如圖其內部電路如圖所示所示5輸出端的邏輯式為輸出端的邏輯式為10130112011101101)(1SAADAADAADAADY數據選擇器數據選擇器74HC153的邏輯圖形符號

4、如圖所示的邏輯圖形符號如圖所示電電路圖路圖圖圖4.3.216其中對于一個數據選擇器：其中對于一個數據選擇器：數據輸入端:1310DD選通地址輸入端、:01AA：輸出端1Y附加控制端:1S0113011201110110111DY1, 0AADAADAADAASS 時時，當當7其真值表如下表所示其真值表如下表所示S 1A1A0Y11XX0000D10001D11010D12011D13011301120111011011DY0AADAADAADAAS 時時，當當8 作數據選擇，以實現多路信號分時傳送；作數據選擇，以實現多路信號分時傳送； 級聯擴展；級聯擴展； 實現組合邏輯函數；實現組合邏輯函數；

5、 在數據傳輸時實現并在數據傳輸時實現并串轉換；串轉換； 產生序列信號（第產生序列信號（第5 5章）。章）。 二、數據選擇器的應用二、數據選擇器的應用91. 用用74HC153構成八選一數據選擇器構成八選一數據選擇器 74HC153為雙四選一數據選為雙四選一數據選擇器，需一片即可產生八路輸入擇器，需一片即可產生八路輸入信號；信號； 需三位地址線控制八需三位地址線控制八路輸入端；路輸入端； 用最高位控制芯用最高位控制芯片的片的控制端；控制端； 兩個輸出端相兩個輸出端相或或產生輸出信號產生輸出信號 分析：分析：圖圖4.3.21100 =1=0D0 D3D0 D31. 用用74HC153構成八選一數據

6、選擇器構成八選一數據選擇器11輸出端的邏輯式為輸出端的邏輯式為7012601250120123012201210120012)()()()()()()()(DAAADAAADAAADAAADAAADAAADAAADAAAY1 =0=0D4 D7D4 D71. 用用74HC153構成八選一數據選擇器構成八選一數據選擇器12（1 1）數據選擇器輸出變量的一般表達式）數據選擇器輸出變量的一般表達式: :iiimDYn 120n n：數據選擇器的地址變量個數：數據選擇器的地址變量個數m mi i：地址變量的最小項：地址變量的最小項（2 2）表達式的特點：）表達式的特點：具有標準與或表達式的形式；具有標

7、準與或表達式的形式； 提供了地址變量的全部最小項；提供了地址變量的全部最小項；受片選端的控制：受片選端的控制：0 S時有效；時有效；01 YS時時，一般一般D Di i可以當做一個變量處理可以當做一個變量處理：可以取原變量；反變量；可以取原變量；反變量；0 0；1 1（Di=1時，時，對應的最小項在式中出現）對應的最小項在式中出現）2. 用數據選擇器設計邏輯電路用數據選擇器設計邏輯電路13（1）確定應該選用的數據選擇器：）確定應該選用的數據選擇器：; knn：地址變量個數：地址變量個數k：函數的變量個數：函數的變量個數）（或或1 kn（2）將邏輯函數化為標準）將邏輯函數化為標準“與或與或” 式

8、（最小項之和的形式）式（最小項之和的形式）（3）寫出數據選擇器的輸出函數表達式）寫出數據選擇器的輸出函數表達式（4）對照比較，確定選擇器各個輸入變量的表達式）對照比較，確定選擇器各個輸入變量的表達式（5）畫出連線圖）畫出連線圖地址輸入端：地址輸入端：? iA數據輸入端：數據輸入端：? iD表表達達式式對對照照法法14例例1： 利用四選一選擇器實現如下邏輯函數。利用四選一選擇器實現如下邏輯函數。BCCBACBACBAF 與四選一選擇器輸出的邏輯式比較與四選一選擇器輸出的邏輯式比較)()()()(013120100101AADAADAADAADY可以令：可以令：0AB 1AC ADD10AD 2變

9、換變換13DBCCBACBACBAF 1)()()(0113011201110110111DY1, 0AADAADAADAASS 時時，當當15例例1： 利用四選一選擇器實現如下邏輯函數。利用四選一選擇器實現如下邏輯函數。BCCBACBACBAF )()()()(013012010101AADAADAADAADY 令：令：0AC 1AB ADD 20AD 1變換一變換一13DBCCBACBACBAF 1)()()(（1 1）將邏輯函數化為標準）將邏輯函數化為標準“與或與或”式，選擇地址輸入式，選擇地址輸入端端BCCBACBACBAF （2 2）寫出選擇器的輸出函數表達式）寫出選擇器的輸出函數表

10、達式（3 3）對照比較，確定數據選擇器各個輸入端的表達式）對照比較，確定數據選擇器各個輸入端的表達式16CBF接線圖一接線圖一0AC 1AB ADD 20AD 113DA“1”D0D1D2D3A0A1YS1537421HC17例例1： 利用四選一選擇器實現如下邏輯函數。利用四選一選擇器實現如下邏輯函數。BCCBACBACBAF )()()()(013012010101AADAADAADAADY 令：令：變換二變換二（1 1）將邏輯函數化為標準）將邏輯函數化為標準“與或與或”式，選擇地址輸入式，選擇地址輸入端端BCCBACBACBAF （2 2）寫出選擇器的輸出函數表達式）寫出選擇器的輸出函數表

11、達式（3 3）對照比較，確定數據選擇器各個輸入端的表達式）對照比較，確定數據選擇器各個輸入端的表達式CBBCABCABCAF 1)()()(0AB 1AC ADD 10AD 213D18BCF接線圖二接線圖二A“1”D0D1D2D3A0A1YS1537421HC0AB 1AC ADD 10AD 213D19【例【例2 2】 試用試用4 4選選1 1數據選擇器實現三變量函數：數據選擇器實現三變量函數： 分析分析： 選擇地址輸入，令選擇地址輸入，令A1A0=AB（可任意選擇）（可任意選擇）)(0)()()(1)()()()(ABBACBACBACBACBACBACBACBABCACBACBAF 與

12、四選一選擇器輸出的邏輯式比較與四選一選擇器輸出的邏輯式比較0, 13210 DCDCDD將將F與與Y對照可得對照可得 CBABCACBACBAF )()()()(013012010101AADAADAADAADY 0; 1;0)(123100101 DADDDCABABCACBCBACBCBABCACBACBACBABCACBACBAFBCAA令令）（）（）（）（）（）（若若令令200, 1,321001 DCDCDDBAAABAF“1”C21【例【例3】設計一個用】設計一個用3個開關控制燈的邏個開關控制燈的邏輯電路，要求任一個開關都能控制燈的輯電路，要求任一個開關都能控制燈的由亮到滅或由滅到

13、亮。由亮到滅或由滅到亮。A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 01101001最小項 m0m1m2m3m4m5m6m7227421mmmmYCABCBACBACBAABCCBACBACBA)()()()( CDDCDDBAAA 213001，則則，令令D0D1D2D3A0A1YS1537421HC23BAY“1”CCDDCDDBAAA 213001，則則，令令24例例4. 由由8選選1數據選擇器數據選擇器74HC151實現實現 先將所給邏輯函數寫成最小項之和形式，即先將所給邏輯函數寫成最小項之和形式，即ABCCABCBA

14、CBABCACBACBACBAABCCBACBACABCBACBAABCCBABBCACCBAABCCBACABAY11110001)()(ABCCBACABAY258選選1數據選擇器數據選擇器74HC151的輸出端邏輯式為的輸出端邏輯式為7012601250120123012201210120012)()()()()()()()(DAAADAAADAAADAAADAAADAAADAAADAAAYABCCABCBACBABCACBACBACBAABCCBACABAY11110001比較上面兩式，令比較上面兩式，令: A2A，A1B，A0=C，D1D2D3=0， D0D4=D5=D6=D7=12

15、6故其外部接線圖如圖所示故其外部接線圖如圖所示比較上面兩式，令比較上面兩式，令: A2A，A1B，A0=C，D1D2D3=0， D0D4=D5=D6=D7=1YA2A1A0D0D1D2D3D4D5D6D7S74HC151YABC01由由8 8選一數據選擇器實現所給邏輯函數的電路連線選一數據選擇器實現所給邏輯函數的電路連線Y27例例4 4試用八選一電路實現三變量多數表決電路。試用八選一電路實現三變量多數表決電路。真值表A B CF0 0 000 0 100 1 000 1 111 0 001 0 111 1 011 1 11解：假設三變量為解：假設三變量為A A、B B、C C，表決結果為，表決

16、結果為F F，則真，則真值表如表所示。值表如表所示。28 在八選一電路中，將A、B、C從A2、A1、A0 輸入，令 7653),(mmmmCBAFD3 = D5 =D6 =D7 =1D0 = D1 =D2 =D4 =0S0FY則可實現三變量多數表決電路，具體電路圖請讀者自行畫出。則29用用n位輸入的數據選擇器，可以產生位輸入的數據選擇器，可以產生任何一種輸入變量數不大于任何一種輸入變量數不大于n+1的組的組合邏輯函數。合邏輯函數。設計時采用函數式對照法。地址端設計時采用函數式對照法。地址端作為輸入端，數據輸入端可以綜合作為輸入端，數據輸入端可以綜合為一個輸入端。為一個輸入端。301 1 0 1

17、1 0 0 1+舉例：舉例：A=1101, B=1001, 計算計算A+B0110100114.3.4 加法器加法器31加法運算的基本規則加法運算的基本規則：（1）逢二進一。）逢二進一。（2）最低位是兩個數最低位的相加，不需）最低位是兩個數最低位的相加，不需考慮進位。考慮進位。（3）其余各位都是三個數相加，包括加數、）其余各位都是三個數相加，包括加數、被加數和低位來的進位。被加數和低位來的進位。（4）任何位相加都產生兩個結果：本位和、）任何位相加都產生兩個結果：本位和、向高位的進位。向高位的進位。32一、一、1 1位加法器位加法器1. 1. 半加器，不考慮來自低位的進位，將兩半加器，不考慮來自

18、低位的進位，將兩個個1 1位的二進制數相加位的二進制數相加輸 入輸 出ABSCO000 0011 0101 0110 1ABCOBAS33其邏輯電路及邏輯符號如圖其邏輯電路及邏輯符號如圖4.3.26所示所示ABCOBABABAS圖圖4.3.26 半加器得邏輯電路及邏輯符號半加器得邏輯電路及邏輯符號邏輯電路邏輯電路邏輯符號邏輯符號342. 全加器全加器 全加器除了加數和被加數外，全加器除了加數和被加數外，還要考慮低位的進位。其真值表還要考慮低位的進位。其真值表如左表如左表其輸出端的邏輯式為其輸出端的邏輯式為 輸輸 入入輸輸 出出ABCISCO000000011001010011011001010

19、1011100111111)()()(BACIABICAICBBACOCIBAIABCCIBACIBAICBAS35 由半加器組成的全加器的邏輯電路和邏輯符號由半加器組成的全加器的邏輯電路和邏輯符號如圖所示如圖所示)(BACIABCOCIBASABCOSCOCO1CIABSCOCOCI（a）邏輯電路邏輯電路（b）邏輯符號邏輯符號. .全加器的邏輯電路及邏輯符號全加器的邏輯電路及邏輯符號36 雙全加器雙全加器74LS183的內部電路是按下式構建的，的內部電路是按下式構建的，如圖所示（如圖所示（P194）)()(ICAICBBACOIABCCIBACIBAICBAS37二二 、多位加法器、多位加法

20、器1.串行進位加法器串行進位加法器 如圖所示電路為如圖所示電路為4位全加器，由于低位的進位輸出位全加器，由于低位的進位輸出接到高位的進位輸入，故為串行進位加法器。接到高位的進位輸入，故為串行進位加法器。 兩個多位二進制數相加，必須利用全加器，兩個多位二進制數相加，必須利用全加器，1位二位二進制數相加用進制數相加用1個全加器，個全加器，n 位二進制數相加用位二進制數相加用n個全加個全加器。只要將低位的進位輸出接到高位的進位輸入器。只要將低位的進位輸出接到高位的進位輸入38 串行進位加法器結構簡單，但運算速度慢。應用串行進位加法器結構簡單，但運算速度慢。應用在對運算速度要求不高的場合。在對運算速度

21、要求不高的場合。T692就是這種串行進就是這種串行進位加法器。位加法器。iiiiiiiiiiiiCIBABACOCIBASCOCI)()()()()(1輸出邏輯式為輸出邏輯式為392.超前進位加法器超前進位加法器 為了提高速度，若使進位信號不逐級傳遞，而是運為了提高速度，若使進位信號不逐級傳遞，而是運算開始時，即可得到各位的進位信號，采用這個原理算開始時，即可得到各位的進位信號，采用這個原理構成的加法器，就是超前進位（構成的加法器，就是超前進位（Carry Lookahead）加法器，也成快速進位（加法器，也成快速進位（Fast carry） 加法器。加法器。 輸輸 入入輸輸 出出ABCISC

22、O0000000110010100110110010101011100111111 由全加器真值表可知，由全加器真值表可知，高位的進位信號的產生是在高位的進位信號的產生是在兩種情況下：兩種情況下：在在AB1；在在AB1且且CI1。故。故向高位的進位信號為向高位的進位信號為iiiiiiCIBABACO)()(40設設GiAiBi為進位生成函數，為進位生成函數，Pi AiBi為進位傳遞函為進位傳遞函數，則上式可寫成數，則上式可寫成iiiiiiCIBABACO)()(0021012121122211111)()()()()(CIPPPPGPPPPGPPGPGCIPGPPGPGCIPGPGCIPGCO

23、iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCIBAS)(和為：和為：41 74LS283就是采用就是采用這種超前進位的原理構這種超前進位的原理構成的成的4 位超前進位加法器，位超前進位加法器，其內部電路如圖所示其內部電路如圖所示42邏輯圖形符號如圖所示。邏輯圖形符號如圖所示。 超前進位加法器提高了運算速度，但同時增加超前進位加法器提高了運算速度，但同時增加了電路的復雜性，而且位數越多，電路就越復雜。了電路的復雜性，而且位數越多，電路就越復雜。其中：其中：A3A0為一個四位二進制為一個四位二進制數的輸入；數的輸入；B3B0為另一個二進為另一個二進制數的輸入；制數的輸入；C

24、I為最低位的進為最低位的進位；位；CO是最高位的進位；是最高位的進位；S3S0為各位相加后的和。為各位相加后的和。A0A1A274LS283CIB0B1B2B3A3COS0S1S2S3. .超前進位加法器超前進位加法器74HC 283的邏輯符號的邏輯符號43三三 、用加法器設計組合邏輯電路、用加法器設計組合邏輯電路 如果能將要產生的邏輯函數能化成如果能將要產生的邏輯函數能化成輸入變量與輸輸入變量與輸入變量相加入變量相加，或者，或者輸入變量與常量相加輸入變量與常量相加，則用加法器，則用加法器實現這樣邏輯功能的電路常常是比較簡單。實現這樣邏輯功能的電路常常是比較簡單。44例例1 將將BCD的的84

25、21碼轉換為余碼轉換為余3碼（碼（P197）輸輸 入入輸輸 出出DCBAY3Y2Y1Y000000011000101000010010100110110010001110101100001101001011110101000101110011100解：其真值表如右表所解：其真值表如右表所示，則示，則00110123 DCBAYYYY故實現的電路如圖所示故實現的電路如圖所示45例例2 利用利用4位超前進位加法器位超前進位加法器74LS283器件組成的電路如器件組成的電路如圖圖 所示，試分析電路所能完成的邏輯功能。所示，試分析電路所能完成的邏輯功能。46解：寫出各輸入端的邏輯式解：寫出各輸入端的邏

26、輯式0BBBB,: )2(28374,: ) 1 (28374012307017127237347057167273兩片的DDADDADDADDALSDDADDADDADALS47則當則當Y70時，時，74LS283(1)：A30,A2D6，A1=D5，A0D4，74LS283(2)：A3D3, A2D2，A1=D1，A0D0， CI=0,做加法后和做加法后和為為 Y7Y0=0D6D0.48則當則當Y71時，時，74LS283(1)：A31,A2D 6，A1=D 5，A0D 4，74LS283(2)：A3D 3, A2D 2，A1=D 1，A0D 0， CI=1,做加法后和為做加法后和為 Y7

27、Y0=1D 6D 0 +1, 故此電路是一個帶符號位的二進制求補碼電路，故此電路是一個帶符號位的二進制求補碼電路，Y7為符號位，輸入二進制數碼為為符號位，輸入二進制數碼為D6D0.49A B CI S CO 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 全加器的真值全加器的真值表表【例】用【例】用3-8譯碼器和數據選擇器實現加法器。譯碼器和數據選擇器實現加法器。50)7 , 4 , 2 , 1 (mIABCCIBACIBACIBAS)7 , 6 , 5 , 3(mABCICIABC

28、IBABCIACO1ABCI74LS138 S1 S2 S3A1A2A0Y0Y7Y6Y5Y4Y3Y2Y1&CO&S注意：注意：A A、B B、CICI的接法的接法51)7 , 4 , 2 , 1 (mABCICIBACIBACIBAS)7 , 6 , 5 , 3(mABCICIABCIBABCIACO)()()()(BCIACIBACIBACIBAS)( 1)()()(0BCICIBACIBACIBCOBCISCOA1521 1 0 10 0 1 1-舉例：舉例：A=1101, B=0011, 計算計算A-B00110010二、二、1位全減器位全減器53A B BI D BO

29、0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 全減器全減器的真值的真值表表A-被減數；被減數；B-減數；減數；BI -低位的借位低位的借位D-本位差；本位差；BO-向高位的借位。向高位的借位。思考：如何用思考：如何用 74LS13874LS138實現減法器實現減法器？54A B BI D BO 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 全減器全減器的真值的真值表表7

30、421mmmmD7321mmmmBO55三、多位加法器的應用三、多位加法器的應用1 1 加法運算；加法運算；(P165)(P165)bncn-1sncn全加器全加器anbncn-1sncn全加器全加器anA2A1B2B1D2D1C(1).串行進位加法器串行進位加法器56(2).超前進位加法器（超前進位加法器（P167） 為提高運算速度，應減小或為提高運算速度，應減小或消除由于進位信號逐級傳遞所耗消除由于進位信號逐級傳遞所耗費的時間費的時間四位超前進位加法器四位超前進位加法器-74LS28357【例】【例】 試采用加法器完成試采用加法器完成8421 BCD碼到余碼到余3碼的轉換。碼的轉換。十進制

31、數 8421碼 余 3 碼DCBAY3Y2Y1Y00123456789000000010010001101000101011001111000100100110100010101100111100010011010101111002. 實現碼組變換。實現碼組變換。 (P168)(P168)58四位加法器A2A3A0A1B2B3B0B1C4S3S2S1S0C01CDAB余3碼Y3Y2Y1Y08421BCD碼0即：Y3Y2Y1Y0 = DCBA + 0011594.3.5 4.3.5 數值比較器數值比較器一、一、1位數值比較器位數值比較器首先討論兩個首先討論兩個1位二進制數位二進制數A和和B相比較

32、的情況。相比較的情況。對兩個數進行比較，以判斷其大小的邏輯電路。對兩個數進行比較，以判斷其大小的邏輯電路。比比較較器器ABYAB60真值表：真值表：ABYAB00010011001000111010BAYBA 邏輯函數表達式：邏輯函數表達式：ABBAYBA BAYBA 邏輯圖：邏輯圖：比比較較器器ABYAB一、一、1位數值比較器位數值比較器首先討論兩個首先討論兩個1位二進制數位二進制數A和和B相比較的情況。相比較的情況。61二、多位數值比較器二、多位數值比較器 在比較兩個多位數的大小時，必須自高而低在比較兩個多位數的大小時，必須自高而低地逐位比較，而且只有在高位相等時，才需要比地逐位比較，而且

33、只有在高位相等時，才需要比較低位。較低位。例例:比較比較A和和B的大小的大小,其中其中A=A3A2A1A0、B=B3B2B1B0列表分析列表分析62A3與與B3A2與與B2A1與與B1A0與與B0ABAB3A3B2A2B1A1B0A0BAB3A3B2A2B1A1B0A0BAB3A3B2A2B1A1B0A0B0A0=B01 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 00 0 1A3=B3A2=B2A3=B3A1=B1A2=B2A3=B3)()()(00112233BABABABAYBA65數據輸入端數據輸入端擴展端擴展端比較結果比較結果輸出端輸出端集成集成4位二進

34、制比較器位二進制比較器74LS85的邏輯符號圖的邏輯符號圖0123AAAAA 0123BBBBB 兩個要比較的兩個要比較的4 4位二進制數位二進制數供片間連接使用供片間連接使用66其輸出端的邏輯式為其輸出端的邏輯式為)(00112233)()(0011223300112233112233223333)()(0011223300112233112233223333)()()()()()()()()()()()()()()()()()()()()()()()()(BABABABABABAIBABABABAYIBABABABABABABABABABABABABABAYIBABABABABABABAB

35、ABABABABABABAY當比較兩個當比較兩個4位數時，應使位數時，應使I（AB)=0，I(A=B)=1。67)(00112233)()(0011223300112233112233223333)()(0011223300112233112233223333)()()()()()()()()()()()()()()()()()()()()()()()()(BABABABABABAIBABABABAYIBABABABABABABABABABABABABABAYIBABABABABABABABABABABABABABAY(式式2)(式式1)(式式3)0時，有當滿足1, 0)()()(BABABA

36、III00112233112233223333,;,;,;1BABABABABABABABABABABA時時時的四種情況，即）說明了式（68)(00112233)()(0011223300112233112233223333)()(0011223300112233112233223333)()()()()()()()()()()()()()()()()()()()()()()()()(BABABABABABAIBABABABAYIBABABABABABABABABABABABABABAYIBABABABABABABABABABABABABABAY(式式3)(式式1)01時，有當滿足1, 0)(

37、)()(BABABAIIIBABABABABABA時，即的情況，）說明了式（00112233,2BABABA時，）說明了當不滿足式（3(式式2)69 前面所討論的組合電路都是在輸入、輸出處于穩定的邏輯前面所討論的組合電路都是在輸入、輸出處于穩定的邏輯電平下進行的分析，沒有考慮門電路的延遲時間對電路產電平下進行的分析，沒有考慮門電路的延遲時間對電路產生的影響。生的影響。4.4 4.4 組合電路中的競爭冒險現象組合電路中的競爭冒險現象實際上，從信號輸入到穩定輸出需要一定的時間，即門電實際上，從信號輸入到穩定輸出需要一定的時間，即門電路的傳輸延遲時間，一般為幾路的傳輸延遲時間，一般為幾ns到幾十到幾

38、十ns 。競爭：競爭：當一個邏輯門的兩個輸入信號同時向相反的邏輯電當一個邏輯門的兩個輸入信號同時向相反的邏輯電 平跳變，而變化的時間有差異的現象稱為競爭。平跳變，而變化的時間有差異的現象稱為競爭。 冒險：冒險：由競爭使電路的輸出端出現了穩態下沒有的干擾脈沖由競爭使電路的輸出端出現了穩態下沒有的干擾脈沖 （毛刺）的現象稱為冒險。（毛刺）的現象稱為冒險。有競爭不一定會產生冒險，有競爭不一定會產生冒險，但有冒險就一定存在競爭。但有冒險就一定存在競爭。競爭與冒險的關系：競爭與冒險的關系：70正脈沖正脈沖“1”1”型冒險型冒險負脈沖負脈沖“0”0”型冒險型冒險71例、例、2線線4線譯碼器中的競爭線譯碼器中的競爭-冒險現象冒險現象沖。輸出端可能產生尖峰脈和所以或在動態過程中可能出現時，從