1、 廣東工業大學課程設計 目 錄1目的與任務22.設計題目與要求23.設計的方法與計算分析23.1 74HC139芯片簡介33.2電路設計43.3功耗與延遲估算164. 電路模擬 214.1直流分析21 4.2 瞬態分析23 4.3 功耗分析245.版圖設計 27 5.1 輸入級的設計27 5.2 內部反相器的設計27 5.3輸入和輸出緩沖門的設計28 5.4內部邏輯門的設計29 5.5輸出級的設計29 5.6連接成總電路圖30 5.3總圖檢查306.版圖整理337.心得體會338.參考文獻 339.附錄A 3410.附錄A 35集成電路課程設計1. 目的與任務 本課程設計是集成電路分析與設計基

2、礎的實踐課程，其主要目的是使學生在熟悉集成電路制造技術、半導體器件原理和集成電路分析與設計基礎上，訓練綜合運用已掌握的知識，利用相關軟件，初步熟悉和掌握集成電路芯片系統設計電路設計及模擬版圖設計版圖驗證等正向設計方法。2. 設計題目與要求2.1設計題目及其性能指標要求器件名稱：含兩個2-4譯碼器的74HC139芯片要求電路性能指標：（1） 可驅動10個LSTTL電路（相當于25pF電容負載）；（2） 輸出高電平時，|IOH|20A，VOH，min=4.4V；（3） 輸出底電平時，|IOL|4mA，VOL，man=0.4V；（4） 輸出級充放電時間tr=tf ，整條電路鏈延時小于15ns；（5）

3、 工作電源5V，常溫工作，工作頻率fwork=30MHz，總功耗Pmax150mW(整個芯片)。2.2設計要求1. 獨立完成設計74HC139芯片的全過程；2. 設計時使用的工藝及設計規則： MOSIS:mhp_n12；3. 根據所用的工藝，選取合理的模型庫；4. 選用以lambda()為單位的設計規則；5. 全手工、層次化設計版圖；6. 達到指導書提出的設計指標要求。3. 設計方法與計算分析3.1 74HC139芯片簡介74HC139是包含兩個2線-4線譯碼器的高速CMOS數字電路集成芯片，能與TTL集成電路芯片兼容，它的管腳圖如圖1所示，其邏輯真值表如表1所示：圖1 74HC139芯片管腳

4、圖表1 74HC139真值表片選輸入數據輸出CsA1A0Y0Y1Y2Y30000111001101010110101111101××1111從圖1可以看出74HC139芯片是由兩片獨立的24譯碼器組成的，因此設計時只需分析其中一個24譯碼器即可，從真值表我們可以得出Cs為片選端，當其為0時，芯片正常工作，當其為1時，芯片封鎖。A1、A0為輸入端，Y0-Y3為輸出端，而且是低電平有效。24譯碼器的邏輯表達式，如下所示：74HC139的邏輯圖如圖2所示：圖2 74HC139邏輯圖3.2 電路設計 本次設計采用的是m12_125模型庫的參數進行各級電路的尺寸計算，其參數如下：NM

5、OS: ox= 4.0×8.85×10-12 F/m n=1215.74 cm2/Vs tox=225×10-10 m Vtn=0.622490 V Cj=3.27 ×10-4 F Cjsw=1.74×10-10 FPMOS: ox= 4.0×8.85×10-12 F/m p=361.941 cm2/Vs tox=225×10-10 m Vtp= - 0.63025 V Cj=4.75 ×10-4 F Cjsw=2.23×10-10 F3.2.1 輸出級電路設計根據要求輸出級電路等效電路圖如圖3

6、所示，輸入Vi為前一級的輸出，可認為是理想的輸出，即VIL=Vss, VIH=Vdd 。 圖3 輸出級電路（1） 輸出級N管（W/L）N的計算當輸入為高電平時，輸出為低電平，N管導通，且工作在線性區，而后級有較大的灌電流輸入，要求|IOL|4mA，VOL，man=0.4V，根據NMOS管理想電流分方程分段表達式： 因此，13(2) 輸出級P管（W/L）P的計算當輸入為低電平時，輸出為高電平，P管導通，且工作在線性區。同時要求N管和P管的充放電時間tr=tf，分別求出這兩個條件下的（W/L）P，min極限值，然后取大者。a) 以|IOH|20A，VOH，min=4.4V為條件計算（W/L）P，m

7、in極限值：用PMOS管的理想電流方程分段表達式： 因此, =0.143830996 1b) N管和P管的充放電時間tr和tf表達式分別為 令tr=tf可以計算（W/l）p,min的值，計算過程如下：=計算得出：0.0237 則42取其中的大值作為輸出級P管的尺寸，則=423.2.2 內部反相器中各MOS管的尺寸計算內部基本反相器如圖4所示，它的N管和P管尺寸依據充放電時間tr和tf方程來求。關鍵點是先求出式中CL（即負載）。圖4 內部反相器它的負載由以下三部分電容組成：本級漏極的PN結電容CPN；下級的柵電容Cg；連線雜散電容CS。i. 本級漏極的PN結電容CPN的計算 CPNCj×

8、;（Wb）+Cjsw×(2W+2b)其中Cj是每um2的結電容，Cjsw是每um的周界電容，b為有源區寬度，可從設計規則獲取。如若最小孔為2×2，孔與多晶硅柵的最小間距為2，孔與有源區邊界的最小間距為2，則取b6。Cj和Cjsw可用相關公式計算，或從模型庫選取，或用經驗數據。其中采用的模型庫參數如下所示：NMOS: Cj=3.27 ×10-4 F Cjsw=1.74×10-10 FPMOS: Cj=4.75 ×10-4 F Cjsw=2.23×10-10 F總的漏極PN結電容應是N管和P管的總和，即：=(3.27×10-4&

9、#215;6×0.625×10-6+2×1.74×10-10)WN+(4.75×10-4×6×0.625×10-6+2×2.23×10-10)WP+2×6×0.625×10-6×(1.74×10-10+2.23×10-10)=1.57425×10-9WN+2.22725×10-9WP+2.9775×10-15注意：此處WN和WP都為國際單位ii. 柵電容Cg的計算 CgCg，NCg，P（WNWP）L此處WN

10、和WP為與本級漏極相連的下一級的N管和P管的柵極尺寸，近似取輸出級WN和WP的尺寸。將輸出級N管和P管的寬長比：（W/L）N=13和（W/L）P=42代入公式進行計算，根據設計規則，=0.625，L=2=1.25，代入得：=1.325×10-13 Fiii. 連線雜散電容CS CS一般CPNCg10CS，可忽略CS作用，因此可以得出： CL=1.57425×10-9WN+2.22725×10-9WP+1.382×10-13又因為： 令，并把的值代入公式，根據的條件，計算出WN和 WP的值。 = =0.2970010150.297則 得到令 則 =得 m因

11、此所以，內部反相器的尺寸為：3.2.3 內部邏輯門MOS的尺寸計算內部邏輯門的電路如圖5所示。圖5 內部邏輯門根據截止延遲時間tpLH和導通延遲時間tpHL的要求，在最壞情況下，必須保證等效N管、P管的等效電阻與內部基本反相器的相同，這樣三輸入與非門就相當于內部基本反相器了。因此，N管的尺寸放大3倍，而P管尺寸不變，即：代入內部反相器的尺寸得，內部邏輯門的尺寸為：3.2.4 輸入級設計由于本電路是與TTL兼容，TTL的輸入電平ViH可能為2.4V，如果按正常內部反相器進行設計，則N1、P1構成的CMOS將有較大直流功耗。故采用如圖6所示的電路，通過正反饋的P2作為上提拉管，使ViH較快上升，減

12、小功耗，加快翻轉速度。圖6 輸入級電路（1）輸入級提拉管P2的（W/L）P2的計算為了節省面積，同時又能使ViH較快上升，取（W/L）P21。若取L=2，W=2，要特別注意版圖的畫法，不要違反設計幾何規則。為了方便畫版圖，此處的L允許取6。所以，（2）輸入級P1管（W/L）P1的計算此處P1管的尺寸取內部反相器中P管的尺寸，則（3）輸出級N1管（W/L）N1的計算由于要與TTL電路兼容，而TTL的輸出電平在0.42.4V之間，因此要選取反相器的狀態轉變電平：又知：代入數據得： 計算得到：又因為，所以，因此，3.2.5緩沖級的設計（1）輸入緩沖級由74HC139的邏輯圖可知，在輸入級中有三個信號

13、：Cs、A1、A0。其中Cs經一級輸入反相器后，形成，用去驅動4個三輸入與非門，故需要緩沖級，使其驅動能力增加。同時為了用驅動，必須加入緩沖門。由于A1、A0以及各驅動內部與非門2個，所以可以不用緩沖級。Cs的緩沖級設計過程如下：Cs的緩沖級與輸入級和內部門的關系如圖7所示。圖中M1為輸入級，M2為內部門，M3為緩沖級驅動門。M1的P管和N管的尺寸即為上述所述的。圖7 Cs的緩沖級輸入級CMOS反相器P1管和 N1管尺寸，M2的P管和N管的尺寸即為內部基本反相器P1管和 N1管尺寸，M3的P管和N管的尺寸由級間比值（相鄰級中MOS管寬度增加的倍數）來確定。如果要求尺寸或功耗最佳，級間比值為21

14、0。具體可取。N為扇出系數，它的定義是：在本例中，前級等效反相器柵的面積為M2的P管和N管的柵面積總和，下級柵的面積為4個三輸入與非門中與Cs相連的所有P管和N管的柵面積總和。因此，得(2)輸出緩沖級由于輸出級部分要驅動TTL電路，其尺寸較大，因而必須在與非門輸出與輸出級之間加入一級緩沖門M1，如圖8所示。將與非門M0等效為一個反相器，類似上述Cs的緩沖級設計，計算出M1的P管和N管的尺寸圖8 輸出緩沖級 同理，級間的扇出系數為：將內部邏輯門等效為一個反相器，則其等效尺寸等于內部反相器的尺寸，計算得出：所以3.70843.2.6 輸入保護電路設計因為MOS器件的柵極有極高的絕緣電阻，當柵極處于

15、浮置狀態時，由于某種原因（如觸摸），感應的電荷無法很快地泄放掉。而MOS器件的柵氧化層極薄，這些感應的電荷使得MOS器件的柵與襯底之間產生非常高的電場。該電場強度如果超過柵氧化層的擊穿極限，則將發生柵擊穿，使MOS器件失效，因此要設置保護電路。輸入保護電路有單二極管、電阻結構和雙二極管、電阻結構。圖9所示的為雙二極管、電阻結構輸入保護電路。保護電路中的電阻可以是擴散電阻、多晶硅電阻或其他合金薄膜電阻，其典型值為300500。二極管的有效面積可取500m2，或用Shockley方程計算。輸入保護電路的版圖可按相關的版圖設計要求自己設計，也可調用單元庫中的pad單元版圖。如果版圖設計中準備調用單元

16、庫中的pad標準單元版圖，因其包含保持電路，就不必別外的保護電路設計。 圖9 輸入保護電路至此，完成了全部器件的參數計算，匯總列出各級N管和P管的尺寸如下：輸入級： 內部反相器; 輸入緩沖級： 內部邏輯門： 緩沖輸出級： 輸出級： 3.3 功耗與延遲估算在估算延時、功耗時，從輸入到輸出選出一條級數最多的去路進行估算。在74HC139電路從輸入到輸出的所有各支路中，只有Cs端加入了緩沖級，其級數最多，延時與功耗最大，因此在估算74HC139芯片的延時、功耗時，就以Cs支路電路圖(如圖10所示)來簡化估算。圖103.3.1 模型簡化 由于在實際工作中，四個三輸入與非門中只有一個可被選通并工作，而另

17、三個不工作，所以估算功耗時只估算上圖所示的支路即可。 在Cs端經三級反相器后，與四個三輸入與非門相連，但圖10所示的支路與另外不工作的三個三輸入與非門斷開了，所以用負載電容CL1來等效與另外三個不工作的三輸入與非門電路，而將工作的一個三輸入與非門的兩個輸入接高電平，只將Cs端信號加在反相器上。在X點之前的電路，由于A0，A1，Cs均為輸入級，雖然A0、A1比Cs少一個反相器，作為工程估算，可以認為三個輸入級是相同的，于是，估算功耗時對X點這前的部分只要計算Cs這一個支路，最后將結果乘以3倍就可以了。在X點之后的電路功耗，則只計算一個支路。3.3.2 功耗估算 CMOS電路的功耗中一般包括靜態功

18、耗、瞬態功耗、交變功耗。由于CMOS電路忽略漏電，靜態功耗近似為0，工作頻率不高時，也可忽略交變功耗，則估算時只計算瞬態功耗PT即可。按下列公式計算瞬態功耗。其中：CPN為本級漏極PN結電容，按3.2.2相關公式計算Cg為與本級漏極相連的下一級柵電容，按3.2.2的Cg計算CS為從本級漏連接到下一級柵的連線雜散電容，其值較小，可忽略不計CL1為被斷開的三個三輸入與非門柵電容，按3.2.2的Cg計算CL為最后一級（即輸出級）的下一級柵電容，即負載電容25pFX前、X后表示Cs支路電路中X點之前或X點之后的所有器件因此， = F對于74HC139器件，整個芯片功耗為2PT:符合設計要求。3.3.3

19、 延遲估算算出每一級等效反相器延遲時間，總的延遲時間為各級（共6級）延遲時間的總和。各級等效反相器延遲時間可用下式估算：各字母代表的意義如圖11所示。 圖 11延遲時間，上升與下降時間輸出級延遲：=25pF =輸出緩沖級延遲：= =代入其得 F與輸出級計算方式同理可得s s s內部邏輯門延遲：= =代入其得 F與輸出級計算方式同理可得s s s輸入緩沖級延遲：= =代入其得 F與輸出級計算方式同理可得s s s內部反相器延遲：= =代入其得 F與輸出級計算方式同理可得s s s輸入級延遲：= =代入其得 F與輸出級計算方式同理可得s s s總延遲為：=3.659ns<15ns 該電路設計

20、滿足設計要求。4. 電路模擬電路模擬中為了減小工作量，使用上述功耗與延遲估算部分用過的Cs支路電路圖。為了計算出功耗，在兩個電源支路分別加入一個零值電壓源VI1和VI2，電壓值為零（如圖12所示），在模擬時進行直流掃描分析，然后就可得出功耗。圖12 電路模擬用Cs支路把此電路圖轉為SPICE文件，加入電路特性分析指令和控制語句，即可對電路進行仿真。采用前面所計算得到的各個器件的寬長比，進行電路仿真，直流分析時的轉換電平Vs達到1.4V，電路仿真符合設計要求。4.1 直流分析當Vcs由0.4V變化到2.4V的過程中，觀察波形得到閾值電壓（狀態轉變電平）Vs。Vs的值應該為1.4V。直流分析的原理

21、圖如圖13所示，其對應的SPICE文件如圖13所示，直流分析的輸入輸出電壓曲線如圖15所示。圖13 直流分析原理圖圖14 直流分析SPICE文件圖15 輸入輸出電壓曲線從圖15可以看出，轉變電平Vs大約在1.4V左右，符合設計要求。4.2 瞬態分析從波形中得到tPLH、tPHL、tr和tf，然后進行相關計算。瞬時分析的原理圖如圖16所示，其SPICE文件如圖17所示，仿真波形如圖18所示：圖16 瞬態分析原理圖 圖17 瞬態分析SPICE文件圖18 瞬態分析波形圖從波形圖中得出：tr=16.81ns,tf=25.21ns<15ns滿足電路設計要求。4.3 功耗分析 對電壓源VI1和VI2

22、進行直流掃描分析：“.dc lin source vI1 0 5 0.1 sweep lin source vI2 0 5 0.1 ”，輸出“.print dc p( VI1) p(VI2)”，從波形中得出p( VI1 )max和 p(VI2)max，總功耗：功耗分析的原理圖如圖19所示，其SPICE文件如圖20所示，功耗分析的波形如圖21所示： 圖19 功耗分析原理圖圖20 功耗分析SPICE文件圖21 功耗分析波形圖從波形中得出p( VI1 )max=-542.51nW p(VI2)max=-28.82nW，總功耗： Ptotal2×3×p( VI1 )maxp(VI2

23、)max=3.3127uW模擬分析得到的結果與設計指標比較。可以看出，這次的電路設計滿足設計要求。5.版圖設計 本次設計采用層次化，全手工設計版圖。所謂層次化設計版圖就是先設計單元版圖，由簡單的單元版圖再組成較復雜的單元版圖，一層層設計，直至完成芯片的整體版圖。5.1 輸入級設計 輸入級電路的版圖如圖22所示，由于提拉管的寬長比只有1，所以這里的多晶硅寬度采用6。圖22 輸入級5.2 內部反相器設計 由于內部反相器的NMOS的寬長比為1，所以這里的多晶硅寬度采用6，其版圖如圖23所示。圖23 內部反相器5.3 輸入緩沖級設計由于輸入緩沖級P管的尺寸比較的大，所以P管采用兩個PMOS并聯的方式進

24、行設計，每個的寬長比都為4.5，其版圖如圖24所示。 圖24 輸入緩沖級5.4 內部邏輯門設計內部邏輯門是三輸入與非門，采用多條多晶硅進行設計，其版圖如圖25所示。 圖25 內部邏輯門5.5 輸出緩沖級設計 由于輸出緩沖級P管的尺寸比較大，采用梳狀結構進行設計，每個PMOS的寬長比為10，其版圖如圖26所示。 圖26 輸出緩沖級5.6 輸出級設計 從計算結果看出，輸出級的尺寸是各個單元電路里最大的，必須采用梳狀結構進行設計，需要多個管進行并聯來實現較大的寬長比，其版圖如圖27所示。 圖27 輸出級5.7 連接總電路圖 每一級版圖都設計完成了，將各個級的版圖進行整合，連接成最終的電路圖，按照圖2

25、所示的邏輯圖進行連接，得到最終的總電路版圖（見附錄）。得到電路版圖后，算是大部分工作完成了，但是總電路圖還需要加上焊盤，這里引入了PAD模塊焊盤，一方面作保護電路使用，另一方面，則用來連接外部電路。5.8 版圖檢查5.8.1 版圖設計規則檢查（DRC） 這一個操作與每一個子模塊的設計必須同步進行。做DRC檢查時應該分成小塊（單元）檢查。每一部分做成一個單元，每個單元進行DRC檢查。在全部通過后，將單元組合成電路，最終做一次全版圖的DRC，以確保全版圖正確。總圖的版圖設計規則檢查見圖28所示。圖28 總版圖DRC檢查由DRC檢查結果來看，總版圖符合其設計規則。5.8.2 電路網表匹配（LVS）檢查電路圖提取的網表文件(.sp)與版圖提取的網表文件(.spc)，進行元件和節點的匹配檢查。如果匹配，表明版圖的連接及版圖中各管子的生成是正確的。因此，只要保證電路圖是正確的，LVS檢查就可以驗證版圖的正確性。為了保證總電路圖的正確性，在每一級電路的設計過程中，我都進行了一次LVS檢