1、USB2.0虛擬邏輯分析儀的設計與實現引言 傳統的邏輯分析儀體積龐大、價格昂貴、通道數目有限，并且在數據 采集、傳輸、存儲、顯示等方面存在諸多限制，在很大程度上影響了其在實際 中的應用。選用高性能的FPGA芯片進行數據處理，充分利用 PC的強大處理功 能，配合 LabView 圖形化語言開發的虛擬邏輯分析儀，其數據處理和傳輸速率 大大提高，適用性極大增強，其顯示、操作界面和低廉的成本較之傳統的邏輯 分析儀具有極大的優勢和發展前景。工作原理 本設計選引言傳統的邏輯分析儀體積龐大、價格昂貴、通道數目有限，并且在數據采集、傳 輸、存儲、顯示等方面存在諸多限制，在很大程度上影響了其在實際中的應 用。選

2、用高性能的FPGA芯片進行數據處理，充分利用 PC的強大處理功能，配 合 LabView 圖形化語言開發的虛擬邏輯分析儀，其數據處理和傳輸速率大大提 高，適用性極大增強，其顯示、操作界面和低廉的成本較之傳統的邏輯分析儀 具有極大的優勢和發展前景。工作原理本設計選用Altera公司的Cyclone系列FPGA器件EP1C31行數據采集和處 理，外接SRAM用于數據的存儲。系統通過高性能的 PIC單片機PIC18F6620 完成與PC的通信，接收PC發出的觸發、配置信息并控制系統將采集處理后的 數據上傳至PC顯示。單片機與PC的接口利用符合USB2.0規范的接口芯片 CP2102實現。首先，PC向

3、FPGA發送觸發字信息、數據采集控制信息和開啟數據采集信號； 單片機發送數據至外接DAC產生門限電壓；采集到的輸入信號通過高速比較器 與此門限電壓進行比較，以確定其值為 0或1。接收到PC發出的開啟數據采集 信號后，FPGA按設定的工作方式采集數據，各通道數據移位輸入 FPGA內部緩 存并存入外部SRAM FPGA各緩存中存儲的采集數據與設定的觸發字、觸發方式 和屏蔽位進行比較。一旦符合觸發條件，則設置觸發標志，記錄觸發位置。當 數據采集至設定的點數后，FPGA向PC發送采集完成信號。上位機接收到此信 號后，發送讀取數據命令，系統讀回采集數據并在 PC屏上顯示。系統功能框圖 如圖 1 所示。圖

4、 1 系統功能框圖系統觸發模塊設計觸發模塊是整個系統的核心部分，主要包括采樣時鐘選擇模塊、觸發電平設置 和觸發電路三個部分。采樣時鐘選擇模塊 時鐘選擇模塊用于選擇采樣頻率。可供選擇的時鐘源包括：外部時鐘 （ 由有源晶 振提供）、單片機PWM模塊產生的PWM時鐘、外部時鐘輸入（由額外的設備提 供）、以第N路數字信號輸入作為采樣時鐘。觸發電平設置 觸發電平用來確定系統正確識別采樣信號的高低電平。該模塊由串行數模轉換器TLC5615和高速比較器LT1721構成。采樣開始前，單片機向 DAC發送觸發電 平數據，轉換后的電平信號（范圍從0+5V）送入高速比較器。觸發電路 觸發電路的作用是判斷采樣信號是否

5、滿足觸發條件，并分別產生觸發動作。當 采集的信號滿足用戶設置的觸發條件時，系統記錄觸發位置并產生觸發信號通 知上位機讀取、顯示采樣數據。本次設計的觸發電路具有三種可選的觸發模 式：立即觸發、順序觸發和并行觸發。立即觸發當上位機向FPGA發出立即觸發觸發字和開始采樣指令后，FPG朋始采樣并立 即產生觸發信號。采樣電路將采集到的信號存入外部的SRAM中，直至采集到規定的點數后停止采樣，向上位機發出采樣結束信號，通知其讀取采樣數據。此 方式下讀回的觸發點位置為 0。順序觸發該方式設置了一個 8 位的序列觸發，只有當被測通道的信號按依次滿足觸發字 所設定的 8 位序列時，才產生觸發信號。同時，為了操作

6、的靈活性，還加入了 屏蔽位。若對某一位的數據不敏感，可以將其對應的屏蔽位設置為0，在判斷觸發條件時不對該位進行檢測。使用順序觸發方式，可以對任意一個通道選擇最多 8 位長度的序列進行觸發。 在進行觸發設置時，除設置觸發方式 （選擇順序觸發 ）和進行采樣頻率選擇以 外，還需要進行通道選擇、觸發字和屏蔽位設置。其 VerilogHDL算法源程序如下：if(dbufATrigWord1,TrigWord0)beginTrigFlag=2'b01; Trigpoint6:0 end0)&enbit1,enbit0)<= MemABus_Wr6:0;= 8'h0其中： db

7、uf 為所測采樣通道的數據緩存； TrigWord0 、TrigWord1 為觸發 字； enbit0 、 enbit1 為屏蔽字； Trigpoint 為觸發位置寄存器。并行觸發該方式設置了一個八級深度的并行觸發，將每次采樣得到的 4 個通道的數據組 合為一個十六進制數，對應于一個 4 位的觸發字，當 4 個通道的數據在時間上 依次滿足 8個4 位的觸發字時 （并非要求連續 ） ，產生觸發信號。同樣，可以使 用屏蔽位對某一通道的數據進行屏蔽，即在進行并行觸發檢測時，不對該路通 道進行檢測。使用并行觸發方式，可以選擇最多八級的并行觸發。在進行觸發設置時，除設 置觸發方式 （選擇并行觸發 ）和進

8、行頻率選擇以外，還需要進行觸發字、屏蔽位 和并行深度的設置。其 VerilogHDL算法源程序如下：if (dbuf40,dbuf30,dbuf20,dbuf10F TrigWord dcou nt)&enbit0 ) = 4'h0)begin if(dcount2:0=control4:2) beginTrigFlag=2'b01; Trigpoint6:0 <= MemABus_Wr6:0; dcount=3'b000;enddcount = dcount+3'b001;end其中，dbuf4、dbuf3、dbuf2、dbuf1分別為采樣通道4

9、、3、2、1的數據緩 存； TrigWorddcount 為觸發字； dcount 為觸發深度計數器； control4:2 為 設定的觸發深度； enbit0 為屏敝字； Trigpoint 為觸發位置寄存器。USB2.0接口設計本設計選用符合USB2.0規范的CP2102芯片構建系統與PC的通信接口CP2102是USB-UAR橋接芯片。該電路內置USB2.0全速功能控制器、USB攵發 器、晶體振蕩器、EEPRO及異步串行數據總線，支持調制解調器全功能信號， 無需任何外部的USB器件。其功能強大，采用 MLP-28封裝，尺寸僅為 5mM 5mm占用空間非常小，非常適合大數據量處理與傳輸電路系

10、統的設計與 應用。實際應用中，系統只需使用 CP2102基本的輸入/輸出數據線與復位信號線。其 接口原理如圖 2 所示。系統啟動時， 單片機RB1端口發送一低電平至CP2102復位端，芯片復位，然 后保持復位端高電平，CP2102正常工作。圖2 USB2.0接口電路圖由于CP2102內部的透明設計，數據通信時，可以不必構建 CP2102與單片機的 握手信號；CP2102數據線直接與單片機1 # USART模塊的接收移位寄存器（RSR） 和發送移位寄存器（TSR）相連。CP2102數據線上一旦出現待發送的數據，該數 據會自動移入單片機接收移位寄存器；同樣，單片機發送數據時，發送移位寄 存器中的數

11、據直接移至CP2102的數據線（即USB接口數據線）上。程序設計中，系統不斷檢測單片機接收中斷標志位RCIF1, 一旦USAR異步接收器的移位寄存器RSR接收到CP2102數據線上發送的停止位，RSR寄存器就將 已接收的8位數據裝載到接收寄存器（RCREG1中。系統發送數據時，前次裝入 發送緩沖器（TXREG1的數據的停止位P發送出去后，TXREG援沖器中的數據 （軟件裝入）就被載入TSR寄存器中，TXREG援沖器就為空狀態，同時發送中斷 標志位TXIF被置1。TSR將待發送數據逐位移至CP2102數據線，完成系統與 CP2102 USB莫塊的數據傳輸。軟件設計FPGA功能實現程序運用硬件描述

12、語言 VerilogHDL編寫；PIC單片機程序用C語言編寫，并采用第三方 C語言工具HITECH公司PICC18編譯器編譯實現。PC顯示和操作部分運用圖形化語言 LabView7.1編寫，其前面板如圖3所示。圖 3 系統面板實驗操作采用 LabView7.1 開發的虛擬操作平臺，可以方便實現儀器的操作控制。實驗開 始前，首先選擇通信端口，建立 PC與本系統的通信；設置觸發電平，設置采樣 頻率 （ 外部、內部或其他 ） 、觸發方式、觸發字、屏蔽字并點擊“發送觸發命 令”按鈕，完成相關設置，開啟數據采集和觸發進程。點擊“讀取采樣數據” 可讀出采集到的數據，并在 PC上顯示。結語 在綜合考慮應用需要和成本的前提下，本設計采用 4 個高速采樣通道，最高可 達75MHz采樣率，存儲深度達512KB最多可采集220個測試點。觸發電平由 10位串行數模轉換器TLC5615產生，電平誤差小于5mV高速USB2.0通信接口 配合LabView7.1開發的虛擬操作平臺，可實現數據在 PC上的實時顯示。本設 計的成本還不到市場上同性能產品的 1/2，更適用于教學