1、以太網(wǎng)知識 (2)-RMII / SMII 接口 本文主要分析 MII/RMII/SMII ，以及 GMII/RGMII/SGMII 接口的信號定義，及相 關(guān)知識，同時本文也對 RJ-45 接口進行了總結(jié)，分析了在 10/100 模式下和 1000M 模式下的連接方法。續(xù) -上篇文章“以太網(wǎng)知識 (1)-MII 接口”1.5 Electrical CharacterMII 接口的電氣特性可以分為 Driver characteristics 和 Receiver characteristics 。針對于 Driver characteristics 的 DC 電氣特性而言， Spec 要求所有

2、 MII 接口 The high (one) logic level output potential V oh shall be no less than 2.40 V at an output current I oh of - 4.0 mA. The low (zero) logic level output potential Vol shall not be greater than 0.40 V at an output current IoLof 4.0 mA 。這個就是LVTTL 常用的邏輯標準。針對于 Driver characteristics 的 AC 電氣特性而言， D

3、rivers must also meet certain ac specifications in order to ensure adequate signal quality for electrically long point-to-point transmission paths. The ac specifications shall guarantee the following performance requirements.The initial incident potential change arriving at the receiving end of a po

4、int-to-point MII signal path plus its reflection from the receiving end of the path must switch the receiver input potential monotonically from a valid high (one) level to Vil < Vil(max) - 200 mV, or from a valid low (zero) level to Vih > Vih(min) + 200 mV. Subsequent incident potential change

5、s arriving at the receiving end of a point-to-point MII signal path plus their reflections from the receiving end of the path must not cause the receiver input potential to reenter the range Vil(max) -200 mV < Vi < Vih(mi n) + 200 mV except whe n switchi ng from one valid logic level to the ot

6、her. Such subsequent incident potential changes result from a mismatch between the characteristic impedance of the signal path and the driver output impedance 。2RMII 接口分析2.1 RMII 接口信號定義RMII接口( Reduced Mil接口)是簡化的 Mil接口。它也分為 MAC模式和 PHY 模式。RMII 接口接收、發(fā)送和控制的同步參考時鐘 REF_CLK 是由外部時鐘源提 供的 50MHz 信號。這與原來的 MII 接

7、口不同， MII 接口中發(fā)送和接收的時鐘是 分開的，且都是由物理層芯片提供給 MAC 層芯片。這里需要注意的是由于數(shù)據(jù)接收時鐘是由外部晶振提供而不是由載波信號 提取的，所以在物理層芯片內(nèi)的數(shù)據(jù)接收部分要設(shè)計一個FIFO，用來協(xié)調(diào)兩個 不同的時鐘，在發(fā)送接收的數(shù)據(jù)時提供緩沖。物理層芯片的發(fā)送部分則不需要一 個FIFO，它直接將接收到的數(shù)據(jù)發(fā)送出去就可以了。CRS_DV是Mil中的RXDV 和CRS（Carrier_Sense）兩個信號合并而成，當 介質(zhì)不空閑時CRS_DV以和REF_CLK相異步的方式給出。當CRS比RX_DV 早結(jié)束時（即載波消失而隊列中還有數(shù)據(jù)要傳輸時），就會出現(xiàn)CRS_ D

8、V在半位 元組的邊界以25MHz（在100MHz模式下）或2.5MHz（在10MHz模式下）的頻率 在0、1之間來回切換。因此，MAC能夠從CRS_ DV中精確的恢復出RX_DV 和CRS，見圖14。RMII接口的MAC模式定義：信號名稱數(shù)量DirectionDescriptionBelong ToCLK REF1InputReference Clock50MHzTXDQ:12OutputTransmit DataMAC到物理層 發(fā)送數(shù)據(jù)接口TX EN1OutputTransmit EnableRXD0:12InputReceive Data物理劃MAC層 的接收數(shù)據(jù)接口RX ER1Input

9、Receive ErrorCRS DV1InputCollision and Data ValidTotal bus Width8MDC1OutputManagement ClockMAC和物理層 控制閑狀態(tài)信息MDIO1I/OManagement Data I/ORMII接口 PHY模式定義:信號名稱數(shù)量DirectionDescriptionBelong ToCLK REF1InputReference Clock50MHzTXDG:12InputTransmit DataMAC到物理層 發(fā)送數(shù)據(jù)接口TXEN1InputTransmit EnableRXD0：12OutputReceive

10、 Data物理到MAC層的接枚數(shù)據(jù)接G只 X ER1Out卩山Receive ErrorCRS DV1OutputCollision and Data ValidTotal bus Width8MDC1InputManagement ClockMAC和物理層 控制和狀態(tài)信息MDIO1I/O:Management Data I/O2.2 RMII接口時序特性RMII接口的發(fā)送部分包括TX_EN（發(fā)送使能）和TXD1:0（發(fā)送數(shù)據(jù)）兩類信 號線，它們與時鐘CLK_REF同步。當MAC層有數(shù)據(jù)要發(fā)送時，TX_EN變?yōu)橛行В瑪?shù)據(jù)便出現(xiàn)在TXD1:0上。對于100M速率時，物理層芯片在每個時鐘 周期都要

11、采樣TXD1:0上的數(shù)據(jù)，而在10M速率時，物理層芯片要每隔10個 時鐘周期采樣TXD1:0上的數(shù)據(jù)，而MAC層發(fā)送的每個數(shù)據(jù)會在TXD1:0上 保留10個周期。發(fā)送部分的波形圖如下ctKREf LrLrLrLrLrLrLrLruuTJTrLTLrLrLrLrLrLrLrLrLrLrLrLrLn圖13 RMII發(fā)送部分的時序關(guān)系圖RMII接口的接收部分包括CRS_DV（載波和數(shù)據(jù)有效）、RXD1:0（接收數(shù)據(jù)）、 RX_ER（接收出錯）三類信號線，其中 RXD1:0和RX_ER與時鐘CLK_REF同 步，而CRS_DV信號與時鐘是異步的。當物理層接收到有效的載波信號后， CRS_DV信號變?yōu)橛?/p>

12、效，此時如果FIFO中還沒有數(shù)據(jù)，則它會送出全零的數(shù)據(jù) 給rXd1:0，然后當FIFO中填入有效的數(shù)據(jù)幀，數(shù)據(jù)幀的開頭是“ 1010” 交叉的前導碼，所以在RXD1:0上會出現(xiàn)“01”的比特，MAC層芯片會檢測這 一過程，從而開始一幀數(shù)據(jù)的接收。當外部載波信號消失后，CRS_DV會變?yōu)?無效，但如果FIFO中還有數(shù)據(jù)要發(fā)送時，CRS_DV在下一周期又會變?yōu)橛行В?然后再無效再有效，直到FIFO中數(shù)據(jù)發(fā)送完為止。在接收過程中如果出現(xiàn)無效 的載波信號或無效的數(shù)據(jù)編碼， 則RX_ER會變?yōu)橛行В硎疚锢韺有酒邮粘?錯。在100M以太網(wǎng)速率中，MAC層芯片要每個時鐘采樣一次 RXD1:0上的數(shù) 據(jù)，

13、在10M以太網(wǎng)速率中，MAC層芯片則每10個時鐘周期采樣一次RXD1:0 上的數(shù)據(jù)，此時物理層芯片接收的每個數(shù)據(jù)會在 RXD1:0上保留10個時鐘周期。 RMII接收部分的波形圖如下4CRS_DVRXDH<鉗護C皿中 FIFOJDaurxdid uoocnzxzxzx圖14接收部分時序關(guān)系圖3. SMII接口分析3.1 SMII接口信號定義SMII （Serial MII ）接口又叫串行 Mil 接口。它包括 TXD、RXD、SYNC 三類信號線。另外所有的端口共用一個時鐘信號CLOCK，此時鐘信號是125MHz的，前三類信號都與此時鐘同步。為什么用125MHz，是因為數(shù)據(jù)線里面會傳送一

14、些控制信息，后面會有介紹。SYNC是數(shù)據(jù)收發(fā)的同步信號，它每10個時鐘 周期置1次高電平，指示同步。TXD和RXD上收發(fā)的數(shù)據(jù)和控制信息，它們以 10個比特為一組，以SYNC為高電平來指示一組數(shù)據(jù)的開始， 每一組的數(shù)據(jù)的 含義見后面。可以看出，SMII接口所需的信號線每端口只有 3根，比RMII接口 （7根）還要少，比MII接口 （14根）就更少了。SMII接口的MAC模式定義:信號名稱數(shù)量DirectionDmsc： riptiortBelong ToCLKREF1Inp utReference Clock125MHzTXD1OutputTransmit DataMAC到物理層RXD1Inp

15、utReceive Data物理到MAC層SYNC1InputSynchronous Signalbus Width4MDC1OutputManagement ClockMAC和報理層 控制和狀態(tài)信息MDIO 1 "I/OManagement Data I/OSMII接的PHY模式定義:信號名稱DirectionDescriptionBelong ToCLKREF1Inp utReference Clock125MHzTXD1kip utTransmit DataMAC到呦理層RXD1OutputReceive Data物理到MAC層SYNC1OutputSynchrone us S

16、ignal物理到MAC層Total bus Width4MDC1InputManagement ClockIVIAC和物理層 控制和狀態(tài)信息MDEO1I/OManageinertt Data I/O3.2 SMII接口時序特性發(fā)送部分的波形圖如下:I IL1 1IIL1L:Xri 1%"X DO：Xni&ixIXycfx wt<.'>CrCLOCKSYNCTXD圖15發(fā)送部分的時序關(guān)系從波形中可以看出，在SYNC變高后的10個時鐘周期內(nèi)，TXD上依次輸出 一組10比特的數(shù)據(jù)即TX_ER、TX_EN、TXD0:7。這些數(shù)據(jù)和控制信息的含 義與Mil接口中的含

17、義相同，物理層芯片在接收到這些數(shù)據(jù)和控制信息后做與 Mil接口相同的處理。在100M速率中，每一組的內(nèi)容都是變換的，在10M速率 中，每一組的數(shù)據(jù)則要重復10次，物理層芯片采樣任何一組都可以。接收部分的波形圖如下：CLOCKI1_1_/jRXCX a忙ScXX "'tH XY -T圖16接收部分的時序關(guān)系圖從波形中可以看出，在SYNC變高后的10個時鐘周期內(nèi)，RXD上依次輸出 一組10比特的數(shù)據(jù)即 CRS、RX_DV、RXD0:7。其中CRS和RX_DV的含義 與Mil接口中的相同。RXD0:7的含義則與RX_DV有關(guān)，當RX_DV為有效時（為高時），RXD0:7上為物理層接收的數(shù)據(jù)。當RX_DV為無效時（為低時）， RXD0:7上的數(shù)據(jù)反映的是物理層狀態(tài)的信息。其詳細內(nèi)容如下表所示：CRSRX_DVRX