1、fpga 101 手把手課堂：讓 xdc 時序約束為您效力set_multicycle_path path_ multiplier -setup|-hold-start|-end-from -to -through 當您聲明多周期路徑時，事實上是將建立或保持(或二者皆有)分析要求與 path_mutiplier 相乘。例如在上面的第一個實例中，每兩個時鐘周期有一次輸出，因此對于建立時序而言 path_multiplier 是 2。因為多周期路徑既可應用到建立時光又可應用到保持時光，那么您可以挑選其應用位置。當您聲明建立時光乘數(shù)時，最佳做法通常是用法下面的公式同時聲明一個保持時光乘數(shù)。保持周期

2、= 建立乘數(shù) 1 保持乘數(shù)這對于我們所介紹的下列容易實例意味著，保持乘數(shù)由下面這個公式確定：保持乘數(shù) = 建立乘數(shù) 1，當用法公共時鐘時。為了演示多周期路徑的重要性，我創(chuàng)建了一個容易實例，您可在這里下載。在 xdc 文件中有一個實例包含了建立和保持這兩個已被同時聲明的多周期路徑。物理約束最常用的物理約束是 i/o 引腳布局和與 i/o 引腳有關的參數(shù)定義，例如標準驅(qū)動強度。不過，還有其它類型的物理約束，包括布局、布線、i/o 和配置約束等。布局約束能夠定義單元的位置，而布線約束可用來定義信號的布線。i/o 約束可用來定義 i/o 位置及其參數(shù)。最后，配置約束可用來定義配置辦法。同樣，也有一些約

3、束不屬于這幾組約束。vivado 設計套件包含三種這樣的約束，它們主要用于網(wǎng)表中。dont_touch 該約束可用來阻擋優(yōu)化，這樣當實現(xiàn)平安關鍵型或高牢靠性系統(tǒng)時該約束會十分實用。mark_debug 該約束可用來保存 rtl信號，以便隨后用于調(diào)試。clock_dedicated_route 該約束可用來識別時鐘布線。最常用的約束與 i/o 布局和 i/o 的配置有關。將 i/o 放在 fpga 上，需要用法布局約束找到物理引腳，用法 i/o 約束配置 i/o 標準和斜率等 i/o 屬性。現(xiàn)代化的 fpga 支持多種單端和差分 i/o 標準。這些均可通過 i/o 約束來舉行定義。不過，您必需確

4、保遵守 i/o banking 規(guī)章，這取決于最后的引腳布局。但什么是 i/o banking 規(guī)章？將 fpga 中的用戶 i/o 分組為若干個 bank，每個 bank 包含多組 i/o。這些 bank 具有自立的源，能支持多種 i/o 標準。在 zynq -7000 all programmable soc（以及其它 7 系列器件)中，i/o bank 被進一步分為高性能和大范圍這兩個大的組別。這種類別劃分能進一步約束性能，并要求工程師針對接口用法正確的類別。高性能 (hp) 類別針對更高的數(shù)據(jù)速率舉行了細心優(yōu)化。它用法更低的工作電壓，而且不支持 lv 3v3 和 2v5。另一個是大范圍

5、 (hr) 類別，其可處理 hp 不支持的更多 i/o 標準。因此，hr 支持傳統(tǒng)的 3v3 和 2v5 接口。圖 3 給出了這些 bank。當您打算為信號用法哪種 bank 后，仍然可以更改信號驅(qū)動強度和斜率。這些都是硬件設計團隊很感愛好的指標，由于他們要努力確保單板的信號完整性達到最優(yōu)。挑選結(jié)果還會影響單板設計的時序。為此，您可以用法信號完整性工具。si 工具需要 ibis 模型。當您打開了impelmented design時，您可用法 file->export->export ibis 模型選項從 vivado 工具中提取設計的 ibis 模型。然后，用法該文件關閉解決系統(tǒng)

6、級 si 問題和終于 布局的時序分析。假如設計團隊整體上對 si 性能以及系統(tǒng)的時序感到愜意，您就會得到針對設計中 i/o 的多個約束，如下所示。set_property package_pin g17 get_ports dout set_property iostan- dard lvcmos33 get_portsdoutset_property slew slow get_ports doutset_property drive 4 get_ ports dout對于 hp i/o bank，您還可用法數(shù)控阻抗正確做io端接并增強系統(tǒng)的 si，無需用法外部端接計劃。假如沒有信號驅(qū)動 i

7、/o，例如將 i/o 銜接到外部，這時您還必需考慮 i/o 的影響。這種狀況下，您可用法 i/o 約束實現(xiàn)上拉或下拉，以防止因為 fpga 輸入信號懸置而導致系統(tǒng)問題。固然，您也可以用法物理約束在 i/o block 內(nèi)放置終于的輸出觸發(fā)器，以充實設計的時序。這樣做能縮短clock to out的時光。您也可以對輸入信號做相同的處理，以使設計滿足引腳到引腳的建立和保持時光要求。物理約束從布局開頭您可能出于多種緣由想對布局舉行約束，例如協(xié)助達到時序要求，或者在設計的不同區(qū)域間實現(xiàn)隔離。就此而言，有三種類型的約束很重要：bel 將網(wǎng)表單元放在 slice 中的基本的規(guī)律元素。loc 將網(wǎng)表的單元放在器件內(nèi)的一個位置。pblock 可用法物理(或“p”)block 將規(guī)律 block 約束到 fpga 的一個區(qū)域。因此，loc 允許在器件內(nèi)定義一個 slice 或其它位置；bel 約束可用來定義觸發(fā)器在 slice 中用法的更精細粒度。當對設計的大面積區(qū)域舉行分段時，pblock 可用來將規(guī)律集合在一起。pblock 的另一個用途是在執(zhí)行部分重配置時定義規(guī)律區(qū)域。有些狀況下