1、2021/8/141題題3.2.9 試對(duì)題圖3所示兩種TTL門電路，畫出它們?cè)谒続、B、C等輸入信號(hào)作用下的輸出波形。2021/8/142第一個(gè)圖是一個(gè)與門電路;第二個(gè)電路是一個(gè)三態(tài)輸出的異或非門電路， ABBAL11,0,22CLCBAL高阻態(tài)2021/8/143題題3.3.2 求下列函數(shù)的對(duì)偶式和反函數(shù)式（1）)(DCBADCAB其對(duì)偶式為： DCABDACB 反函數(shù)式為： DCBADCAB2021/8/144（2） CBADDCBA對(duì)偶式為： CBDADCAB 反函數(shù)式為： )(CBDADCBA2021/8/145題題3.3.7 求出下列函數(shù)的最小項(xiàng)和最大項(xiàng)表達(dá)式CABDACDABDC

2、BAZ),(1（1） 根據(jù)最小項(xiàng)的定義，將缺少的變量配上即可。 CABDACDABDCBAZ),(1)()()(DDCABDCBBADCCAB)14,13,12,10(mDCABDCBADCABDABC最大項(xiàng)之積式：CABDACDABDCBAZ),(115119876543210)()()()()()()()()()(MMMMMMMMMMMMDCBADCBADCBADCBADCBADCBADCBADCBADCBADCBADCBADCBADCBA2021/8/146（2） BCCBDADCAACDDCBAZ),(2用畫卡諾圖求比較方便，因?yàn)槭阶邮欠春瘮?shù)，所以卡諾言圖中用填“0”， 最小項(xiàng)之和式：

3、 BCCBDADCAACDDCBAZ),(2DCBADCBADCBADCBA最大項(xiàng)之積式：BCCBDADCAACDDCBAZ),(215141312119765431)()()()()()()()(MMMMMMMMMMMMDCBADCBADCBADCBADCBADCBADCBADCBADCBADCBADCBA2021/8/147題題3.2.21 對(duì)于題圖所示邏輯電路，當(dāng)用對(duì)于題圖所示邏輯電路，當(dāng)用TTL器件構(gòu)成時(shí)，其輸出邏輯關(guān)系YC =_?當(dāng)用CMOS器件構(gòu)成時(shí)，輸出YC =_?2021/8/148題題3.2.23 門電路組成的邏輯電路如題圖門電路組成的邏輯電路如題圖3所示，所示，請(qǐng)寫出請(qǐng)寫出

4、F1、F2的邏輯表達(dá)式。當(dāng)輸入圖示信號(hào)波形時(shí)，畫出F1、F2端的輸出波形。2021/8/149BCABBCCABF1CBCACBCBAF)(2注意三態(tài)門的控制關(guān)系 2021/8/1410題題3.3.18 試用試用“與非與非”、“與或與或”門門及異或門設(shè)計(jì)一及異或門設(shè)計(jì)一個(gè)可控變換器，設(shè)計(jì)要求為：當(dāng)控制端個(gè)可控變換器，設(shè)計(jì)要求為：當(dāng)控制端K=1時(shí)，將輸入3位二進(jìn)制碼變換成3位格雷碼輸出：當(dāng)K=0時(shí)，將輸入3位格雷碼變換成3位二進(jìn)制碼輸出。解：令三位二進(jìn)制碼為A、B、C， 三位格雷碼為W、X、Y在K控制下，列真值表： 2021/8/1411K=1時(shí)，三位二進(jìn)制碼三位格雷碼得： CBYBAXAW,K

5、=0時(shí)，三位格雷碼三位二進(jìn)制碼得： YXWCXWBWA,綜合后有： )()(WAAW)()()(WAXBBX)(YXWKCBKCY2021/8/1412題題3.3.19 分析圖題分析圖題電路的邏輯功能，寫出Y1、Y2的邏輯函數(shù)式，列出真值表，指出電路完成什么邏輯功能。)()(21CBCABACBAABCYCBAABCYCBACBACBAABCBCACABY2CBCABAY2利用卡羅圖利用卡羅圖2021/8/1413真值表如下： ABCY1Y20000000110010100110110010101011100111111從真值表可以得到，電路實(shí)現(xiàn)的是一個(gè)全加器功能，Y1是全加和輸出，Y2是全加

6、器的進(jìn)位輸出。2021/8/1414題題3.3.23 設(shè)計(jì)一個(gè)編碼器，其6個(gè)輸入信號(hào)和輸出3位代碼之間的對(duì)應(yīng)關(guān)系如表所示。試用“或非”門實(shí)現(xiàn)該編碼電路。解：從真值表就可以得到輸出三位代碼的邏輯關(guān)系：5432AAAY5211AAAY4200AAAY2021/8/14152021/8/1416題3.3.26 圖題3.3.26 是用兩個(gè)4選1數(shù)據(jù)選擇器組成的邏輯電路，試寫出輸出Z與輸入M、N、P、Q之間的邏輯函數(shù)式。已知數(shù)據(jù)選擇器的邏輯函數(shù)式是SAADAADAADAADY)(013012011010QPNPQNQPNPMQNQMNPNMQQMNZ)()()(2021/8/1417題題3.4.2 用雙

7、2線-4線譯碼器74LS139及最少量的與非門實(shí)現(xiàn)下列邏輯函數(shù)。(譯碼器功能表見教材圖3.3.4，圖3.4.2是簡化邏輯圖)。CBACACBAZ),(1BCACABZ22021/8/1418解： 把2/4譯碼器先連接成3/8譯碼器，然后實(shí)現(xiàn)二個(gè)邏輯函數(shù)，根據(jù)二個(gè)邏輯函數(shù)，連接出電路如圖所示：74021YYYYABCCBACBACBAABCCBACBACBAZ76532YYYYBCACBACABABCBCACBACABABCZ2021/8/1419題題3.4.3 試用試用74LS138型3線-8線譯碼器設(shè)計(jì)一個(gè)地址譯碼器，地址譯碼器的地址范圍為003F。(可適當(dāng)加其它邏輯門電路)。解： 由于地址

8、譯碼器的范圍為003F(十六進(jìn)制數(shù))，實(shí)際上是64個(gè)地址，因此，可用地址擴(kuò)展的方法來實(shí)現(xiàn)，把3/8擴(kuò)展成4/16，再擴(kuò)展成6/64譯碼即可。采用分級(jí)譯碼后連接成的電路如圖所示。2021/8/14202021/8/14212021/8/14222021/8/1423題題3.4.8 試用4位并行加法器74LS283設(shè)計(jì)一個(gè)加/減運(yùn)算電路。當(dāng)控制信號(hào)X=1時(shí)它將兩個(gè)輸入的4位二進(jìn)制數(shù)相加，而X=0時(shí)它將兩個(gè)輸入的4位二進(jìn)制數(shù)相減。兩數(shù)相加的絕對(duì)值不大于15。允許附加必要的門電路。該二進(jìn)制減法應(yīng)該是被減數(shù)大于減數(shù)的情況，其它情況不在此例 2021/8/1424題題3.4.12 試用一片8選1數(shù)據(jù)選擇器

9、74LS151實(shí)現(xiàn)以下邏輯函數(shù)。ACDDABCCDBADCBAZ),(1)解：解題基本思路： 選定多路選擇器的地址輸入變量，列出卡諾圖，求出數(shù)據(jù)輸入端的函數(shù)關(guān)系式；0, 1, 0, 0, 0, 045762310DDDDDDDDDD0DABC000001011010110011110110010111000000000100 (1) 選定四變量函數(shù)中的ABC(A2A1A0)為地址輸入，卡諾圖為 2021/8/1425CBACBACBAZ(2) 選定多路選擇器的地址變量為)(012AAAABC由于地址數(shù)正好是變量數(shù)，所以數(shù)據(jù)輸入端的邏輯關(guān)系一定是常量“0”和“1”。畫出卡諾圖如下：ABC0000

10、0101101011011110110011100000076320DDDDD1541DDD2021/8/1426題題3.4.13 試用CC4512 8選1型數(shù)據(jù)選擇器產(chǎn)生如下邏輯函數(shù)，CBACBAACLCC4512數(shù)據(jù)選擇器功能表數(shù)據(jù)選擇器功能表S1S0A2A1A0Y00000D000001D100010D200011D300100D400101D500110D600111D70101高阻高阻06430DDDD17521DDDD2021/8/1427題題3.4.14 設(shè)計(jì)用3個(gè)開關(guān)控制一個(gè)電燈的邏輯電路，要求改變?nèi)魏我粋€(gè)開關(guān)的狀態(tài)都能控制電燈由亮變滅或者由滅變亮，要求用數(shù)據(jù)選擇器來實(shí)現(xiàn)。解：用A、B、C表示三個(gè)雙位開關(guān)，并用0和1分別表示開關(guān)的兩個(gè)狀態(tài)。以