1、WORD格式整理專業知識分享八位七段數碼管動態顯示電路的設計七段顯示器介紹七段顯示器，在許多產品或場合上經常可見。其內部結構是由八個發光二極管所組成，為七個筆畫與一個小數點，依順時針方向為A、B、C D E、F、G與DP等八組發光二極管之排列，可用以顯示 09數字及英文數 A b、C、d、E、F。目前常用的七段顯示器通常附 有小數點，如此使其得以顯示阿拉伯數之小數點部份。七段顯示器的腳位和線路圖如下圖4.1 所示（其第一支接腳位于俯視圖之左上角）。40(J89)fObPIN tDPfl1 1 -080(.031)*譏陰圖4.1、七段顯示器俯視圖由于發光二極管只有在順向偏壓的時候才會發光。因此，

2、七段顯示器依其結構不同的應用需求，區分為低電位動作與高電位動作的兩種型態的組件，另一種常見的說法則是共陽極（低電位動作）與共陰極（高電位動作）七段顯示器，如下圖 4.2所示。Iy0 D f oc I OBT OF ? f OE-I ODP（ 共陽極）（共陰極）圖4.2、共陽極（低電位動作）與共陰極（高電位動作）要如何使七段顯示器發光呢？對于共陰極規格的七段顯示器來說，必須使用“SinkCurrent ”方式，亦即是共同接腳COM為VCC并由Cyclone II FPGA 使接腳成為高電位，進而使外部電源將流經七段顯示器，再流入Cyclo ne II FPGA 的一種方式本實驗平臺之七段顯示器模

3、塊接線圖如下圖4.5所示。此平臺配置了八組共陽極之七段顯示器，亦即是每一組七段顯示器之COM接腳，均接連至 VCC電源。而每一段發光二極管，其腳位亦均與Cyclone II FPGA接連。四位一體的七段數碼管在單個靜態數碼管的基礎上加 入了用于選擇哪一位數碼管的位選信號端口。八個數碼管的a、b、c、d、e、f、g、h、dp都連在了一起，8個數碼管分別由各自的位選信號來控制，被選通的數碼管顯示數據，其余 關閉。圖4.5、七段顯示器模塊接線圖Ibudcr 口4止阿 Llgu嚴Irh胃 口1 IHn嚴觸z 一 口嶺.GJ JPOF口口也F-付 IHDln-嚴In眉 Lpn口 0_畐翌 IHnglnM

4、豐Iba一dctIFn一國肌|-M noplrhila鹽豪 LLllolir 目lr-l日EG1G2A7SEG.SELL27SEGhuSEL23VCCfl45T 狂 G/E.LO_YOYl_Br3HY5麗Y7七段顯示器之常見應用如下可作為與數值顯示相關之設計。 電子時鐘應用顯示 倒數定時器秒表計數器、定時器算數運算之數值顯示器二七段顯示器顯示原理七段顯示器可用來顯示單一的十進制或十六進制的數字，它是由八個發光二極管所構成的（每一個二極管依位置不同而賦予不同的名稱，請參見圖4.1 ）。我們可以簡單的說，要產生數字，便是點亮特定數據的發光二極管。例如要產生數字0須只點亮A、B、C、D E、F等節段

5、的發光二極管；要產生數字5，則須點亮 A C D、F、G等節段發光二極管，以此類推，參見圖 4.6。因此，以共陽極七段顯示器而言，要產生數字0必須控制Cyclone II FPGA 芯片接連至 A、B、C D、E、F等接腳呈現“低電位”，使電路形成通路 狀態。表4.1則為共陽極七段顯示器顯示之數字編碼。8.8.8.8.0.8.80.8.8.圖4.6、七段顯示器顯示阿拉伯數字表4.1、共陽極七段顯示器顯示數字編碼資料DPGFEDCBA16進制011000000C0111111001F9210100100A4310110000B04100110019951001001092610000010827

6、11111000F881000000080本實驗要求完成的任務是在時鐘信號的作用下，通過輸入的鍵值在數碼管上顯示相應的鍵值。在實驗中時，數字時鐘選擇1KHZ作為掃描時鐘，用四個撥動開關做為輸入，當四個撥動開關置為一個二進制數時，在數碼管上顯示其十六進制的值。實驗箱中的撥動開關與FPGA勺接口電路，以及撥動開關FPGA的管腳連接在實驗一中都做了詳細說明，這里不在贅述。數碼管顯示模塊的電路原理如圖4-2所示,FPGA74HC245a b c d e f 9dpa a _a 0 ” f囪彳門fMb e/7dp dp dp dp GHD GND GhlD GNDa a a a fMta *J71b 忖

7、 & fR e eO eO eO dp dp dp dp GMD GMD GhID GND74LS138圖4-2 數字時鐘信號模塊電路原理三實驗步驟（本實驗用VHDL文本語言實現八位七段數碼管動態顯示，當然也可用Quartus的圖形輸入法實現八位七段數碼管動態顯示）1.下面我們建立一個八位七段數碼管動態顯示的VHDL工程1）選擇開始 程序 Altera QuartusII5.1 ，運行QUARTUSII軟件。或者雙擊桌 面上的QUARTUSII的圖標運行 QUARTUSI軟件，出現如圖1-3所示。圖1-3 QUARTUSII軟件運行界面2）選擇軟件中的菜單 File New Project W

8、izard，新建一個工程。如圖1-4所示。圖1-4新建工程對話框輸入框為工程目錄輸入框，用戶可以輸入如 后，所有的生成文件將放入這個工作目錄。 為頂層實體名稱輸入框。用戶可以設定如3）點擊圖1-4中的NEXT進入工作目錄，工程名的設定對話框如圖1-5所示。第一個e:/eda等工作路徑來設定工程的目錄，設定好 第二個輸入框為工程名稱輸入框，第三個輸入框EXP1, 般情況下工程名稱與實體名稱相同。使用者也可以根據自已的實際情況來設定工程名和頂層文件名。注：本處的頂層文件名必須和程序的實體名一致，否則編譯會出錯。圖1-5指定工程名稱及工作目錄4）點擊NEXT進入下一個設定對話框，按默認選項直接點擊N

9、EXT進行器件選擇對話框。如圖1-6所示。這里我們以選用 Cyclonell系列芯片EP2C35F672C8為例進行介紹。用 戶可以根據使用的不同芯片來進行設定。圖1-6 器件選擇界面首先在對話框的左上方的Family下拉菜單中選取Cyclo nell ，在中間右邊的Speedgrade下拉菜單中選取 8,在左下方的Available devices框中選取EP2C35F672C8點擊NEXT 完成器件的選取，進入EDA TOOL設定界面如圖1-7所示。圖1-7 EDA TOOL對話框5）按默認選項，點擊 Next出現新建工程以前所有的設定信息，如圖1-8所示，點擊Finish完成新建工程的建

10、立。圖1-8新建工程信息2、建立VHDL設計文件1）在創建好設計工程后，選擇File NEW菜單，出現圖1-9所示的新建設計文件類型選擇窗口。這里我們以建立VHDL設計文件為例進行說明。Device Design Files Software Fies | Other Files |AHDL FileBlock Diagram/Schematic FileEDIF FilsSOPC Guilder SystemVerilog HDL FileVHDL FileConcel|xp9二|0 Vhdll vM圖1-9新建設計文件選擇窗口2）在New對話框（圖1-9）中選擇 Device Design

11、 Files 頁下的 VHDL File，點擊 OK按鈕，打開圖形編輯器對話框，如圖1-10所示。圖中標明了常用的每個按鈕的功能3）在文本編輯器中輸入如下 VHDL程序:庫函數library ieee;use ieee.std _lo gic_1164.all;-定義了 std_logic數據類型及相應運算use ieee.std_logic_arith.all;-定義了 signed和unsigned數據類型、相應運算和相關類型轉換函數use ieee.std_logic_ un sig ned.all;-定義了一些函數，可以使std_logic_vector型被當作符號數或無符號數一樣進行

12、運算F面是構造實體en tity exp4 is -exp4為實體名定義動態掃描時port( clk : in std_logic;鐘信號定義四位輸入信key : in std_logic_vector(3 dow nto 0);ledag : out std_logic_vector(6 dow nto 0);定義七位輸出信del : out std_logic_vector(2 dow nto 0)定義八位數碼管位置顯示信號);end exp4;- 結束實體architecture whbkrc of exp4 is -whbkrc為結構體名begin - 以begin為標志開始結構體的描

13、述process(clk)-進程，clk變化時啟動進程變量，計數檢測時鐘上升沿doun t:=do un t+1;-計數器dount累加variable dount : std_logic_vector(2 dow nto 0);- beginif clkeve nt and clk=1 the n-end if;del ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag n ull;end case;end process;- 結束進程end whbkr

14、c;-結束結構體VHDL的語法構成，以使大關于VHDL我們以上面八位七段數碼管顯示程序為例來解釋 家對VHDL有個整體的把握。一個VHDL程序有三部分構成，其為：1. 庫和包library （設計資源）；2. 實體entity（外部端口）3. 結構體architecture（內部結構）庫和包library（設計資源）的介紹本程序中用到3個庫函數包：如下：1.1 use ieee.stdogic_1164.all;-定義了 std_logic數據類型及相應運算1.2 use ieee.std_logic_arith.all;-定義了 signed 和 unsigned 數據類型、相應運算-和相關

15、類型轉換函數1.3 use ieee.std_logic_unsigned.all;-定義了一些函數，可以使 std_logic_vector-類型被當作符號數或無符號數一樣進行運算補充：當使用庫時，需要說明使用的庫名稱，同時需要說明庫中包集合的名稱及范圍；每個實體都應獨立進行庫的說明；庫的說明應該在實體之前；經過說明后，實體和結構體就可以自動調用庫中的資源； 實體entity（外部端口）en tity exp4 is -exp4為實體名定義動態掃描時鐘信port( clk : in std_logic;號keyin std_logic_vector(3 dow nto 0);-定義四位輸入信

16、號ledag:out stdo gic_vector(6 dow nto 0);-疋義七位輸出信號del :out std_logic_vector(2 dow nto 0)-定義八位數碼管位置顯示信丿，end exp4;-結束實體I/O )的端口信息，它并實體說明主要描述對象的外貌，即對象的輸入和輸出(不描述器件的具體功能。在電路原理圖上實體相當于元件符號。CLKKey(3.0 )del(2 0)+ ledag(7 0)圖4-9實體exp4中描述如上圖4-9輸入和輸出(I/O )的端口信息結構體architecture(內部結構)結構體具體指明了該設計實體的行為，定義了該設計實體的功能，規定

17、了該設計實體的數據流程，指派了實體中內部元件的連接關系。architecture whbkrc of exp4 is -whbkrc為結構體名begin - 以begin為標志開始結構體的描述process(clk)- 進程，clk變化時啟動進程variable dount : stdo gic_vector(2 dow nto 0);-變量,計數beg inif clkeve nt and clk=1 the n-檢測時鐘上升沿dount:=dount+1;-計數器 dount 累加end if;del ledag ledag ledag ledag ledag ledag ledag le

18、dag ledag ledag ledag ledag ledag ledag ledag ledag nu II;end case;end process;-結束進程end whbkrc;-結束結構體4）點擊保存按鈕，彈出如下選項，將其名命名為 exp1，如下圖WORD格式整理保存為2d5)對保存在a）：|e）半加器二| 4言i占o*己)弘Lisimulati gjwesp9. vlWORD格式整理文件名: 保存類型（I）:薛pl| vhd保存1VHDL File (*. vhd;*. yhdl)二|取消|設計文行編譯Add file to current fcjectQUARTUSI編譯器

19、窗口包含了對設計文件處理的全過程。在QUARTUSII軟件中選擇processi nstartcompilation菜單項，就會自動編譯，出現QUARTUSI的編譯器窗口,如下圖所示專業知識分享旨_| AsseniblrTiming Analyzer 昌_| EDA Netlist WritduariiiE 丄丄 t ersi onsi on NwtTotal PLLsToplevel Eittitjf NameFtmilyDevi ce el F.llmiLfi 艦 3 p-L:n Jiivan. G4TD. VCCs.L ! dl pdr t 嶺la e cdiubC t fe * nay

20、 ckui f i，尊 亍電Bifp Snarlui II Pititr nts Tucces-xtul 0LI wwoLnsT-n-fn , * + * 4+* *+*+h *4111#44*+* + * *!*KuU-ihllf QuUfLtiS U AKSvAblAfInf* C?nuv3 sjriar- id_3-eitiiiES_filf s= Ftrs t*_is*ttinp_file3=!?ff ?K g espl!T*nn Vtt t iTiiF nufi rl1 *i 1 wfiVKIot a Fhf TbflwK avnlmiiv如果文件有錯，在軟件的下方則會提示錯誤的原因

21、和位置，以便于使用者進行修改直到設計文件無錯。整個編譯完成，軟件會提示編譯成功,.丄 DUIXQ 1 I 1U/ iOjTsCUUDi ZE.Jexp I.explCyclons IIEF2C35F672C8PrtliminiryYes8 / 33. 216 ( 840 ( 0 % )0/70 ( 0 % )0/4 ( 0 % )3管腳分配在前面選擇好一個合適的目標器件（在這個實驗中選擇為 EP2C35F672C8,完成設計的分析綜合過程，得到工程的數據文件以后，需要對設計中的輸入、 輸出引腳指定到具體的器件管腳號碼，指定管腳號碼稱為管腳分配或管腳鎖定。這里介紹兩種方法進行管腳鎖定。1）點擊A

22、ssignments菜單下面的 Assignment Editor ，進入到引腳分配窗口。女口 圖1-15所示。s Inf3KioniThe Assignment Editor is the interface for 口已誠補工and viewing indvidual assignnnentSj including pin assignmenfesj. in thII softnarou To ere ate props ct-wide assignments； use tho Settings dalog bax (Assign ments menu). Select the categ

23、pry in whii vMant to arMtCj edit cr viwIn the Category S-ar. The default category All dhpl刖魯 dl dsignrnents created for idevice Famiy; the individual assignment categories deplay only the assignment that are legal for the target device. Use the h Bar to display and edit assignments for specific node

24、s and enbties. Refer to the partus II online Help for more detailed inf-orn assignments and the Assignment Editor.Edit:匚 gfnmefitAssignment NameFrom|1疼 cm ewn ew圖1-15 進入引腳分配界面首先將要分配管腳的信號放置在To下方。雙擊To下方的New，如圖1-15所示則會出現如圖1-16所示界面。Edit：X 7Node Yindtr. . Select issigrwnnt Groop圖1-16 信號選擇對話框選擇Node Finder

25、進入如圖1-17所示的Node Finder對話框界面。按圖 1-17中樣例 設置參數。在Filter 窗口選擇Pi ns :all，在Named窗口中輸入“ * ”點擊List在Nodes Found 窗口出現所有信號的名稱，點擊中間的|按鈕則Selected Nodes窗口下方出現被選擇的端口名稱。雙擊 OK按鈕，完成設置。進入管腳分配窗口，如圖1-18所示。圖 1-17 Node Finder 對話框T。Assignment NarmeEnabled11IB* key 0Yes2Lo 匚 atiooYes3卄血LocationV8S斗Lo 匚 atknYes5e ledagfOLo 匚

26、atiornYes石tledaglLocationVbs7iledag2jLo 匚 atiuiYes8a ledag3LocationVe;tXledagHJLocalioaYes104ledag5Lo 匚 atiuiYes11e ledag6LocationVesL 二Odel0Localior8513ddlLo 匚 ationYesdel2L匚 atnoVes仔idkLocationTas16尋delLo 匚 ationYes15s keyL 口匚 atknVesiyledagLocalbonTas圖1-18 管腳分配在圖1-18中以鎖定端口 keyO的管腳為例，其它端口的管腳鎖定與其基本

27、一致。選擇端口 key0的對應Assignment Name待其變為藍色，雙擊之，出現下拉菜單選取如圖1-18所示的 Location (Accepts wildcards/groups )選項。選擇端口 key0的對應 Value 欄，待 其變為藍色，依照表 1-2所示的硬件與 FPGA的管腳連接表(或附錄)，輸入對應的管腳名 AC22按回車鍵，軟件將自動將其改為PIN_ AC22同時藍色選擇條會自動跳轉到Value欄的下一行，這表明軟件已經將輸入端口key0分配到FPGA的 AC22引腳上，如圖1-19所示。To1Assignment NameVlueEnablediB-keyfOLoca

28、tionPIN AC22VesPkeyfl】LocationVesLocationYeslkey3LocationVesLocationVesledaglLocationVes#ledag2LocationVesOl0dag3LocationYestledag4LocationVesledag5LocationVesledagGLocationVestdel0LocationVesOdellLocationYesOde(2LocationVesldkLocationVes於delLocationVe&LocationVes卸 bdagLocationYes圖1-19 給key0端口進行管腳分配

29、用同樣的方法，依照表 4-2和所示的硬件與 FPGA的管腳連接表（或附錄），對其它端口進行管腳分配，如圖1-20所示。1Asignme nt fJameEnabledzkfiyCiLocatio nPIN _AC22Yes回ULocatio nPM 血YesLocationPIN ABSYesLocationPIN AA9VesllledagfOLocatio nPINJ/17Yes4ledaglLocatio nPINJWL6Yesaietlag Locatio nPINJW15esIedag3Locatio nPIN L10Yes4ledag4LocationPINJ/Heslcledag

30、 LocationPINJ/13Yes4ledag6Locatio nPINJWL2Yes|delOjLocatio nPINJJ12VesdeliLocationPINJ/20Yes|del2LocationPINJ/21VesLocationYesldelLocationYeslokfiyLocation沁lledagLocationes|圖1-20所有引腳全部分配結束后的軟件窗口端口名使用模塊信號對應FPGAt腳說明CLK數字信號源N2時鐘為1KHZKEY0撥動開關K1AC22二進制數據輸入KEY1撥動開關K2AD23KEY2撥動開關K3AB8KEY3撥動開關K4AA9LEDAG0數碼管

31、A段V17十六進制數據輸出顯示LEDAG1數碼管B段W16LEDAG2數碼管C段W15LEDAG3數碼管D段L10LEDAG4數碼管E段V14LEDAG5數碼管F段V13LEDAG6數碼管G段W12DEL0位選DEL0U12DEL1位選DEL1V20DEL2位選DEL2V21表4-2端口管腳分配表值得注意的是，當管腳分配完之后一定要進行再進行一次全編譯，以使分配的管腳有效。4、對設計文件進行仿真1）創建一個仿真波形文件，選擇QUARTUSI軟件FileNew，進行新建文件對話框。如圖1-24所示。選取對話框的Other File 標簽頁，從中選取 Vector Waveform File ，點

32、擊OK按鈕，則打開了一個空的波形編輯器窗口，如圖1-25所示。NetD的洗 Ffe SoHme Fites Dlh&FtasAHDUncbdeFte 加曲陽陸 ChahlDeipiitn Fit Headecrnai |lhid-Fom| FifeLogic litflifacE File Memoir Inidfc創on Fie SignalTap II FIs Td Script FieTtKtFla圖1-25 波形編輯器Visiix W創百dim Fie圖1-24 新建文件對話框2） 設置仿真結束時間，波形編輯器默認的仿真結束時間為1卩S,根據仿真需要，可以 自由設置仿真的結束時間。選擇

33、 QUARTUSI軟件的EditEnd Time命令，彈出線路束時間對 話框，在Time框辦輸入仿真結束時間，點擊 OK按鈕完成設置。3）加入輸入、輸出端口，在波形編輯器窗口左邊的端口名列表區點擊鼠標右鍵，在彈出的右鍵菜單中選擇In sert Node or Bus命令，在彈出的 In sert Node or Bus對話框如圖 1-26 Insert Node or Bus 對話框圖1-26所示界面中點擊 Node Finder按鈕。在出現的Node Finder界面中，如圖1-27所示，在Filter 列表中選擇 Pins : all ,在Named窗口中輸入*”點擊List在Nodes

34、Found窗口出現所有信號的名稱，點擊中間的按鈕則Selected Nodes窗口下方出現被選擇的端口名稱。雙擊OK按鈕，完成設置,回到圖1-26所示的Insert Node or Bus 對話框，雙擊 OK按鈕，所有的輸入、輸出端口將 會在端口名列表區內顯示出來，如圖1-28所示。Nned:二Hter: |An?: al匚ustomize.啊占me| A$igmeniU n 拠delUnasibecPIH.U12討姉PIM.Va0血罷PIH.V21UikeIIMk戲仙PIN_AC22kev1PIN_AD23P|N_AB8PIN_M9bledagCled(D|PIN_V17加PIN_W1GO

35、ledag(2|PIM_W15曲1嗣訓PIN.L10皿1如4|PIM.VH 101小嗣PIN.V13 創dJlFLook in:Node$ Found0p4l|NarneI Assignrwits | 刖 pdtlk3lBKp4|delUna&signedQi|BKp4MyUnassignsdltQkKp4ledagUn11119圖1-28 在波形編輯器中加入端口4）編輯輸入端口波形，即指定輸入端口的邏輯電平變化，在如圖1-28所示的波形編輯窗口中，選擇要輸入波形的輸入端口如elk端口，在端口名顯示區左邊的波形編輯器工具欄中有要輸入的各種波形，其按鈕說明如圖1-29所示。根據仿真的需要輸入波形

36、。以添加輸入端口波形elk為例來講解如何操作：在添加完輸入，輸出端口后，在每個端口的左邊會 出現I或者O字樣，分別代表輸入，輸出，我們只需要添加輸入端口波形，首先單擊 Edit- Edn Time左邊第一行輸入10，第二行輸入us，完畢后單擊 0K完成了整個仿 真時間的設置。然后用波形編輯工具選中Clk的0到40ns后，然后單擊高電平，該段波形高電平1,用同樣的方法編輯其他時段的波形和其他輸入端口的波形，參照圖1-30編輯輸入端口波形。注：輸入波形的時間不能過小，最好能達到每段波形最小間隔40ns，否則很可能由于延時造成結果的不如意。完成后如圖1-30所示。最后選擇軟件的FileSave進行保

37、存。選擇工具 波瑋編輟工具全屏顯示來初始代低電平高阻弱低電平無關狀態計數值任意值對齊網格一紅羅運)(2珠蟲縮設工具替換未知狀態高電平弱未和態弱高電平反向時神排序圖1-29 波形編輯器工具欄圖1-30編輯輸入端口波形5）指定仿真器設置，在仿真過程中有時序仿真和功能仿真之分，在這里介紹功能仿真。在 QUARTUSII軟件中選擇 ToolSimulator Tool 命令，打開仿真器工具窗口，如圖1-31所示。工.Flmul呂由or TimidjvniJalhnrrode-: |Ftndio胡苗真賞型被形文件&imUaiign irpul |臂pT切ZJGerwiate FsctionaigirrK

38、jbiiwi NeiJelSimulfiKRn 匚criedC* Hun zrndalhn unil dl vectoi slrdli aieuuil產生功能仿其網農Simuhbun c0bens.W Aulomahca add pris to umuhliani oulpjt iavieftNmiI Qieck oulputs廠 SiE-Kf) tri htfd bme deiion dElesiiDn(廠 GHjCH 血letis. I廠$mUdkiH irpul 1屬 wilh 吉imiMon_ iSeneraie- Siorul AclMiy FibzJ仿之進度圖1-31仿直器工具窗口停止jP竺QCrKrQQ打開彼形丈件打開仿専卅害窗口圖 1-31按圖1-31上的提示，首先產生功能仿真網表文件，點擊產生功能仿真網表的按鈕