太原科技大學：名字起個什么EDA課程設計流水線技術高速數字相關器2008年06月一、 設計任務要求基本要求：1，實驗目的：設計一個在數字通信系統中常見的數字相關器，并利用流水線技術提高其工作速度，對其進行仿真和硬件測試。2，實驗原理：數字相關器用于檢測等長度的兩個數字序列相等的位數，實現序列的相關運算。一位相關器，即異或門，異或的結果可以表示兩個1位數據的相關程序。異或為0表示數據位相同；異或為1表示數據位不同。多位數字相關器可以由多個一位相關器構成，如N位數字相關器由N個異或門和N個位相關結果統計電路構成。3，實驗內容：（1）根據上述原理設計一個并行4位數字相關器。（2）利用實驗內容1中的4位數字相關器設計并行16位數字相關器。擴展要求：（3）上面16數字相關器是3級組合邏輯實現的，在實際使用時，對其有高速的要求，試使用流水線技術改善其運行速度。在輸入、輸出及每一級組合邏輯的結果加入流水線寄存器，提高速度。二、 總體框圖（1）原理框圖 用4個4位相關器中間通過相應的加法器，把這4個元器件并起來合成一個并行的16位相關器。因為是32個輸入在其輸入口加入2個寄存器來控制這32個輸入口的存儲和輸出。在在其2個寄存器的前面加入1個多路選擇器，通過16個信號，再加一個開關，控制2個寄存器的輸出。16位的相關器的框圖如下：16位路選擇器 寄存器寄存器4位相關器 4位相關器4位相關器4位相關器 2進3出全加器 2進3出全加器3進4出全加器 16位相關器設計思路： 要想把32個信號，在實驗箱上實驗，所以在原有電路的基礎上要加上2個16位的寄存器，這樣才能保證在實驗箱的應用，和最終的仿真。最初的設計是，先有的4位并16位的相關器，可是考慮到實際情況，不得不在其加入相關的器件，才能達到應有的結果。如何把4個4位相關器并起來呢，我用了3個全加器把他們的信號加起來，得到16位的相關器。三、選擇器件Altera 的CycloneFPGA系列具有可編程邏輯的優勢，價格足以和ASIC以及ASSP相競爭。從根本上針對數百名客戶的大量信息進行設計開發，這些低成本器件具備了大批量應用特性，例如嵌入式存儲器、外部存儲器接口和時鐘管理電路等。 Altera Cyclone FPGA是目前市場上性價比最優且價格最低的FPGA。Cyclone器件具有為大批量價格敏感應用優化的功能集，這些應用市場包括消費類、工業類、汽車業、計算機和通信類。器件基于成本優化的全銅1.5V SRAM工藝，容量從2910至20060個邏輯單元，具有多達294912bit嵌入RAM，見表1。Cyclone FPGA支持各種單端I/O標準如LVTTL、LVCMOS、PCI和SSTL-2/3，通過LVDS和RSDS標準提供多達129個通道的差分I/O支持。每個LVDS通道高達640Mbps。Cyclone器件具有雙數據速率(DDR) SDRAM和FCRAM接口的專用電路。Cyclone FPGA中有兩個鎖相環(PLLs)提供六個輸出和層次時鐘結構，以及復雜設計的時鐘管理電路。這些業界最高效架構特性的組合使得FPGA系列成為ASIC最靈活和最合算的替代方案。四、 功能模塊1、16位的多路選擇器仿真波形：仿真分析：當s為01時，將data0的值賦給data2;當s為00時，將data0的值賦給data116位的多路選擇器，其功能是能夠試16位的信號同時附加到dada1和data2上。其VHDL語言如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity selc isport(s:in std_logic_vector(1 downto 0); data:in std_logic_vector(15 downto 0); data1:out std_logic_vector(15 downto 0); e: out std_logic; data2:out std_logic_vector(15 downto 0);end selc;architecture fun of selc isbegin process(s)begincase s is when 00 = data1=data;e data2=data;e null;end case;end process;end fun;2、16位的寄存器仿真波形：仿真分析：當address,inlock為1、outclock為0時，將data得值賦給q其功能是存儲和輸出16位的信號。其VHDL的語言如下：LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY altera_mf;USE altera_mf.all;ENTITY ram ISPORT(address: IN STD_LOGIC_VECTOR (0 DOWNTO 0);data: IN STD_LOGIC_VECTOR (15 DOWNTO 0);inclock: IN STD_LOGIC ;outclock: IN STD_LOGIC ;wren: IN STD_LOGIC ;q: OUT STD_LOGIC_VECTOR (15 DOWNTO 0);END ram;ARCHITECTURE SYN OF ram ISSIGNAL sub_wire0: STD_LOGIC_VECTOR (15 DOWNTO 0);COMPONENT altsyncramGENERIC (address_aclr_a: STRING;indata_aclr_a: STRING;intended_device_family: STRING;lpm_type: STRING;numwords_a: NATURAL;operation_mode: STRING;outdata_aclr_a: STRING;outdata_reg_a: STRING;power_up_uninitialized: STRING;widthad_a: NATURAL;width_a: NATURAL;width_byteena_a: NATURAL;wrcontrol_aclr_a: STRING);PORT (wren_a: IN STD_LOGIC ;clock0: IN STD_LOGIC ;clock1: IN STD_LOGIC ;address_a: IN STD_LOGIC_VECTOR (0 DOWNTO 0);q_a: OUT STD_LOGIC_VECTOR (15 DOWNTO 0);data_a: IN STD_LOGIC_VECTOR (15 DOWNTO 0);END COMPONENT;BEGINq NONE,indata_aclr_a = NONE,intended_device_family = Cyclone,lpm_type = altsyncram,numwords_a = 1,operation_mode = SINGLE_PORT,outdata_aclr_a = NONE,outdata_reg_a = CLOCK1,power_up_uninitialized = FALSE,widthad_a = 1,width_a = 16,width_byteena_a = 1,wrcontrol_aclr_a = NONE)PORT MAP (wren_a = wren,clock0 = inclock,clock1 = outclock,address_a = address,data_a = data,q_a = sub_wire0);END SYN;3、4位相關器仿真波形：仿真分析：當輸入端輸入a和b輸出端sum結果正確。4位相關器，用4個1位相關器組成，位相關器，即異或門，異或的結果可以表示兩個1位數據的相關程序。 其VHDL語言如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity xiangguan4 is port(a,b:in std_logic_vector(3 downto 0); sum:out std_logic_vector(2 downto 0); clk:in std_logic); end xiangguan4;architecture one of xiangguan4 issignal ab :std_logic_vector(3 downto 0);beginab=a xor b; process(clk)beginif clkevent and clk=1 thenif ab=1111 then sum=000; elsif ab=0111 or ab=1011 or ab=1101 or ab=1110 then sum=001;elsif ab=0001 or ab=0010 or ab=0100 or ab=1000 then sum=011;elsif ab=0000 then sum=100;else sum=010;end if;end if;end process;end one;4、二進三出的加法器仿真波形：仿真分析：時鐘clk為10.0ns,當輸入端輸入a和b:輸出端sum結果正確。二進三出的加法器，其功能是將2個2位的信號疊加成一個3位的輸出。其VHDL的語言如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity add3 is port(clk:in std_logic; a,b:in std_logic_vector(2 downto 0); c:out std_logic_vector(3 downto 0);end add3;architecture pipelining_arch of add3 is signal t0,t1:std_logic_vector(2 downto 0); signal addtmp :std_logic_vector(3 downto 0);beginprocess(clk) begin if(clkevent and clk=1)then t0=a;t1=b; end if;end process;process(clk) beginif(clkevent and clk=1)then addtmp=0&t0+t1; c=addtmp;end if;end process;end pipelining_arch;5、3進4出加法器 仿真波形：仿真分析：時鐘clk為10.0ns,當輸入端輸入a和b輸出端sum結果正確。3進4出加法器，其功能是將2個3位的信號疊加起來輸出一個4位的信號。其VHDL語言如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity add4 is port(clk:in std_logic; a,b:in std_logic_vector(3 downto 0); c:out std_logic_vector(4 downto 0);end add4;architecture pipelining_arch of add4 is signal t0,t1:std_logic_vector(3 downto 0); signal addtmp :std_logic_vector(4 downto 0);beginprocess(clk) begin if(clkevent and clk=1)then t0=a;t1=b; end if;end process;process(clk) beginif(clkevent and clk=1)then addtmp=0&t0+t1; c=addtmp;end if;end process;end pipelining_arch;其4個4位相關器設計的16位相關器的仿真結果如下：加流水線和不加流水線的器件比較：有流水線的加法器。不加流水線的加法器。五、總體設計電路圖 1，總體電路原理圖用16路的多路選擇器把信號分為A，B，把A,B這兩個16個信號同時儲存在2個16位的寄存器中，通過開關EN，同時把這兩個寄存器中的信號A,B發給4個4位相關器，通過3個加法器，把這32個信號整合成，16位的相關器。 2、QUARATUS II的仿真結果不加流水線的速度。加流水線的速度3、管腳分配圖實驗連線及說明： zh0zh15分別對應著EDAVI的PIN10599,功能選擇：VGA3.0對應著PIN163,164,164,163C4.0對應著EDAVI底板的PIN132136，EN對應的事PIN127，S1.0對應著PIN4,5。4、硬件測試結果 1、把IO9IO13分別接在LED顯示上。 2、將S1,S2搬動到00端，讓后搬動16個信號，再將S1,S2搬動到11，再次搬動16個信號，試這32個信號存儲到寄存器中，通過EN的按鈕，把這32個信號輸出3、這時觀察燈的亮滅情況4、輸入0000000000000000寄存，再次輸入0000000000000000輸出是10000證明測試正確。學習心得通過本次實習，將書本上學到的知識應用于實踐