1、在二進制數(shù)字調(diào)制中，當正弦載波的相位隨二進制數(shù)字基帶信號離散變化時，則產(chǎn)生二進制移相鍵控(2PSK)信號。PSK信號碼元的“0”和“1”分別用兩個不同的初始相位0和 來表示，而其振幅和頻率則保持不變。 7.3二進制相位鍵控（PSK）調(diào)制器與解調(diào)器設(shè)計1PSK信號的產(chǎn)生 1.相乘法 是用二進制基帶不歸零矩形脈沖信號與載波相乘，得到相應(yīng)的相位相反的兩種碼元。2.選擇法 是用此基帶信號控制一個開關(guān)電路，以選擇輸入信號，開關(guān)電路的輸入信號是相位相差180度的同頻載波。 2相位鍵控的分類數(shù)字調(diào)相（相位鍵控）常分為： 1.絕對調(diào)相，記為 CPSK； 2.相對調(diào)相，記為 DPSK。31.絕對調(diào)相（ CPSK

2、 ）所謂絕對調(diào)相即CPSK，是利用載波的不同相位去直接傳送數(shù)字信息的一種方式。對二進制CPSK，若用相位代表“0”碼，相位0代表“1”碼，即規(guī)定數(shù)字基帶信號為“ 0”碼時，已調(diào)信號相對于載波的相位為；數(shù)字基帶信號為“1”碼時，已調(diào)信號相對于載波相位為同相。4相對調(diào)相（相對移相），即DPSK，也稱為差分調(diào)相，這種方式用載波相位的相對變化來傳送數(shù)字信號，即利用前后碼之間載波相位的變化表示數(shù)字基帶信號的。所謂相位變化又有向量差和相位差兩種定義方法。向量差是指前一碼元的終相位與本碼元初相位比較，是否發(fā)生相位變化。而相位差是指前后兩碼元的初相位是否發(fā)生了變化。對同一個基帶信號，按向量差和相位差畫出的DP

3、SK波形是不同的。2.相對調(diào)相（DPSK）接下頁5例如在相位差法中，在絕對碼出現(xiàn)“1”碼時，DPSK的載波初相位即前后兩碼元的初相位相對改變。出現(xiàn)“0”碼時，DPSK的載波相位即前后兩碼元的初相位相對不變。在向量差法中，在絕對碼出現(xiàn)“1”碼時，DPSK的載波初相位相對前一碼元的終相位改變。出現(xiàn)“0”碼時，DPSK的載波初相位相對前一碼元的終相位連續(xù)不變。在畫DPSK波形時，第一個碼元波形的相位可任意假設(shè)。接下頁6絕對移相波形規(guī)律比較簡單，而相對移相波形規(guī)律比較復(fù)雜。絕對移相是用已調(diào)載波的不同相位來代表基帶信號的，在解調(diào)時，必須先恢復(fù)載波，然后把載波與CPSK信號進行比較，才能恢復(fù)基帶信號。由于

4、接收端恢復(fù)載波常常要采用二分頻電路，它存在相位模糊，即用二分頻電路恢復(fù)的載波有時與發(fā)送載波同相，有時反相，而且還會出現(xiàn)隨機跳變，這樣給絕對移相信號的解調(diào)帶來困難。而相對移相，基帶信號是由相鄰兩碼元相位的變化來表示，它與載波相位無直接關(guān)系，即使采用同步解調(diào)，也不存在相位模糊問題，因此在實際設(shè)備中，相對移相得到了廣泛運用。7CPSK信號的產(chǎn)生1. CPSK調(diào)制的直接調(diào)相法2. CPSK調(diào)制方框圖3. CPSK調(diào)制VHDL程序81.直接調(diào)相法直接調(diào)相法用一個受基帶脈沖控制的開關(guān)電路來控制電路的輸出，當基帶脈沖為正的時候，輸出原來的波形，當基帶脈沖為負的時候，將輸入信號送入反相器，從而使輸出信號與輸入

5、信號的相位相反 92. CPSK調(diào)制方框圖 103. CPSK調(diào)制VHDL程序 library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CPSK isport(clk :in std_logic; -系統(tǒng)時鐘 start :in std_logic; -開始調(diào)制信號 x :in std_logic; -基帶信號 y :out std_logic); -已調(diào)制輸出信號end CPSK;architecture behav of CPSK

6、 issignal q:std_logic_vector(1 downto 0); -2位計數(shù)器接下頁11signal f1,f2:std_logic; -載波信號beginprocess(clk) -此進程主要是產(chǎn)生兩重載波信號f1，f2beginif clkevent and clk=1 then if start=0 then q=00; elsif q=01 then f1=1;f2=0;q=q+1; elsif q=11 then f1=0;f2=1;q=00; else f1=0;f2=1;q=q+1; end if;end if;end process;接下頁12process(

7、clk,x) -此進程完成對基帶信號x的調(diào)制 beginif clkevent and clk=1 then if q(0)=1 then if x=1 then y=f1; -基帶信號x為1時，輸出信號y為f1 else y=f2; -基帶信號x為0時，輸出信號y為f2 end if; end if;end if;end process;end behav;接下頁131.相對移相信號（DPSK）的產(chǎn)生 2.絕對碼一相對碼變換關(guān)系 DPSK信號調(diào)制 141.相對移相信號（DPSK）的產(chǎn)生相對移相信號（DPSK）是通過碼變換加 CPS K調(diào)制產(chǎn)生，其產(chǎn)生原理如下圖所示。這種方法是把原基帶信號經(jīng)過

8、絕對碼相對碼變換后，用相對碼進行 C PS K調(diào)制，其輸出便是 D P S K信號，即相對調(diào)相可以用絕對碼一相對碼變換加上絕對調(diào)相來實現(xiàn)。 152.絕對碼一相對碼變換關(guān)系若假設(shè)絕對調(diào)相按“1”碼同相，“0”碼相的規(guī)律調(diào)制；而相對調(diào)相按“1”碼相位變化（移相），“0”碼相位不變規(guī)律調(diào)制。16 DPSK信號的解調(diào)DPSK信號的解調(diào)方法有兩種：1.極性比較法（又稱同步解調(diào)或相干解調(diào)）2.相位比較法（是一種非相干解調(diào)）。171.極性比較法先把接收信號進絕對相移信號進行相干解調(diào)，調(diào)解后的碼元序列是相對碼；然后對該相對碼做碼逆變換，還原為絕對碼，該絕對碼元就是原始的基帶信號。DPSK解調(diào)器由三部分組成，乘

9、法器和載波提取電路實際上就是相干檢測器。后面的相對碼（差分碼）絕對碼的變換電路，即相對碼（差分碼）譯碼器，其余部分完成低通判決任務(wù)。182.相位比較法 基本原理是將接收到的前后碼元所對應(yīng)的調(diào)相波進行相位比較，它是以前一碼元的載波相位作為后一碼元的參考相位，所以稱為相位比較法或稱為差分檢測法。19該電路與極性比較法不同之處在于乘法器中與信號相乘的不是載波，而是前一碼元的信號，該信號相位隨機且有噪聲，它的性能低于極性比較法的性能。 接下頁20輸入的uDPSK信號一路直接加到乘法器，另一路經(jīng)延遲線延遲一個碼元的時間TB后，加到乘法器作為相干載波。若不考慮噪聲影響，設(shè)前一碼元載波的相位為 ，后一碼元載

10、波的相位為 ，則乘法器的輸出為接下頁21經(jīng)低通濾波器濾除高頻項，輸出為式中 ，是前后碼元對應(yīng)的載波相位差。由調(diào)相關(guān)系知 發(fā)送“0” 發(fā)送“1”則取樣判決器的判決規(guī)則為 判為“0”判為“1”22 DPSK調(diào)制方框圖 FPGACPSK調(diào)制clkstart絕對碼計數(shù)器異或寄存器相對碼CPSK調(diào)制調(diào)制信號23絕對碼相對碼轉(zhuǎn)換VHDL程序library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity DPSK isport(clk :in std_lo

11、gic; -系統(tǒng)時鐘 start :in std_logic; -開始轉(zhuǎn)換信號 x :in std_logic; -絕對碼輸入信號 y :out std_logic); -相對碼輸出信號end DPSK;architecture behav of DPSK issignal q:integer range 0 to 3; -分頻器signal xx:std_logic; -中間寄存信號 接下頁24beginprocess(clk,x) -絕對碼到相對碼的轉(zhuǎn)換beginif clkevent and clk=1 then if start=0 then q=0; xx=0; elsif q=0

12、then q=1; xx=xx xor x;y=xx xor x;elsif q=3 then q=0; else q=q+1; end if;end if;end process;end behav;25FPGAclkstart相對碼計數(shù)器寄存器異或絕對碼相對碼絕對碼轉(zhuǎn)換方框圖26library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity DPSK2 isport(clk :in std_logic; -系統(tǒng)時鐘 start:in std_logic; -開始轉(zhuǎn)換信號 x :in std_logic; -相對碼輸入信號 y :out std_logic); -絕對碼輸出信號end DPSK2;architecture behav of DPSK2 issignal q:integer range 0 to 3; -分頻signal xx:std_logic; -寄存相對碼相對碼絕對碼轉(zhuǎn)換VHDL程序